JPH04352045A - Ｉｃカードの接続装置 - Google Patents
Ｉｃカードの接続装置Info
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- JPH04352045A JPH04352045A JP12574891A JP12574891A JPH04352045A JP H04352045 A JPH04352045 A JP H04352045A JP 12574891 A JP12574891 A JP 12574891A JP 12574891 A JP12574891 A JP 12574891A JP H04352045 A JPH04352045 A JP H04352045A
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- 238000001514 detection method Methods 0.000 claims abstract description 18
- 238000006243 chemical reaction Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 abstract 1
- 230000004913 activation Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 1
- 210000004899 c-terminal region Anatomy 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュ−タの補助記
憶装置としてのＩＣメモリカ−ドを中央演算装置である
ＣＰＵに接続する装置に関するものである。
憶装置としてのＩＣメモリカ−ドを中央演算装置である
ＣＰＵに接続する装置に関するものである。
【０００２】
【従来の技術】今日、コンピュ−タを作動させる為のプ
ログラムを記憶させた補助記憶装置として、フロッピ−
ディスクやＩＣメモリカ−ドが多用されている。これら
補助記憶装置に記録されたプログラム等のデ−タは、多
くの場合、ＣＰＵが出力するロ−ド命令等に基いて入出
力インタ−フェ−スを介してＣＰＵの主メモリに書き移
された後、ＣＰＵが主メモリに移した命令等のデ−タに
基いて作動する様にされている。
ログラムを記憶させた補助記憶装置として、フロッピ−
ディスクやＩＣメモリカ−ドが多用されている。これら
補助記憶装置に記録されたプログラム等のデ−タは、多
くの場合、ＣＰＵが出力するロ−ド命令等に基いて入出
力インタ−フェ−スを介してＣＰＵの主メモリに書き移
された後、ＣＰＵが主メモリに移した命令等のデ−タに
基いて作動する様にされている。
【０００３】
【発明が解決しようとする課題】従来は、補助記憶装置
のデ−タを主メモリにロ−ドする為、例えばデ−タがプ
ログラムの場合は、該プログラムの実行を開始するまで
等のデ−タの処理開始までに準備時間を要し、迅速な処
理を行うことができず、更に、ＣＰＵの負担を大きくす
る等の欠点が有った。
のデ−タを主メモリにロ−ドする為、例えばデ−タがプ
ログラムの場合は、該プログラムの実行を開始するまで
等のデ−タの処理開始までに準備時間を要し、迅速な処
理を行うことができず、更に、ＣＰＵの負担を大きくす
る等の欠点が有った。
【０００４】
【課題を解決するための手段】本発明は、ＣＰＵとＩＣ
メモリカ−ドのデ−タ交換を行うデ−タバッファ手段の
他、セグメントアドレスを記憶する番地記憶手段と、該
セグメントアドレス及びＣＰＵが出力するオフセットア
ドレスのアドレス信号に基いてカ−ド内の物理アドレス
を指定するカ−ドアドレス信号を出力する番地指定手段
と、ＣＰＵの出力するメモリリクエスト信号及びリ−ド
ライト信号に基いてメモリリ−ド信号及びメモリライト
信号を出力する変換手段と、アドレス信号が特定番地の
ときに前記変換手段が出力するメモリリ−ド信号及びメ
モリライト信号に基いてチップイネ−ブル信号、デ−タ
イネ−ブル信号及びライト信号を出力する制御信号出力
手段と、前記番地記憶手段や制御信号出力手段を作動さ
せる作動信号を出力する作動制御手段とをＩＣカ−ド接
続装置に組み込むこととする。
メモリカ−ドのデ−タ交換を行うデ−タバッファ手段の
他、セグメントアドレスを記憶する番地記憶手段と、該
セグメントアドレス及びＣＰＵが出力するオフセットア
ドレスのアドレス信号に基いてカ−ド内の物理アドレス
を指定するカ−ドアドレス信号を出力する番地指定手段
と、ＣＰＵの出力するメモリリクエスト信号及びリ−ド
ライト信号に基いてメモリリ−ド信号及びメモリライト
信号を出力する変換手段と、アドレス信号が特定番地の
ときに前記変換手段が出力するメモリリ−ド信号及びメ
モリライト信号に基いてチップイネ−ブル信号、デ−タ
イネ−ブル信号及びライト信号を出力する制御信号出力
手段と、前記番地記憶手段や制御信号出力手段を作動さ
せる作動信号を出力する作動制御手段とをＩＣカ−ド接
続装置に組み込むこととする。
【０００５】
【作 用】本発明は、ＣＰＵが出力するオフセットア
ドレス信号に基いて物理アドレスを指定するカ−ドアド
レス信号を出力する番地指定手段を有し、且つ、変換手
段及び制御信号出力手段にによりＣＰＵが出力するメモ
リリクエスト信号及びリ−ドライト信号に基いてメモリ
カ−ドにチップイネ−ブル信号及びデ−タイネ−ブル信
号、更にライト信号を出力させる故、メモリカ−ドに記
憶されたデ−タをＣＰＵに直接ロ−ドさせ、以てＣＰＵ
を直接作動させることができる。
ドレス信号に基いて物理アドレスを指定するカ−ドアド
レス信号を出力する番地指定手段を有し、且つ、変換手
段及び制御信号出力手段にによりＣＰＵが出力するメモ
リリクエスト信号及びリ−ドライト信号に基いてメモリ
カ−ドにチップイネ−ブル信号及びデ−タイネ−ブル信
号、更にライト信号を出力させる故、メモリカ−ドに記
憶されたデ−タをＣＰＵに直接ロ−ドさせ、以てＣＰＵ
を直接作動させることができる。
【０００６】
【実施例】本発明の実施例は、図１に示す様に、中央演
算装置であるＣＰＵ１０のアドレスバスを番地指定手段
１５を介してＩＣメモリカ−ド９０（以下メモリカ−ド
という）のアドレス端子に接続し得るようにすると共に
、該アドレスバスをデバイス指定手段２０や番地記憶手
段３０、更に制御信号出力手段６０にも接続し、ＣＰＵ
１０のデ−タバスはデ−タバッファ手段７０を介してメ
モリカ−ド９０のデ−タ入出力端子に接続し得る様にす
ると共に、該デ−タバスは作動制御手段２５、番地記憶
手段３０、及び検出手段４０にも接続し、更に、ＣＰＵ
１０のＩＯストロ−ブ信号端子を検出手段４０とデバイ
ス指定手段２０とに、ＣＰＵ１０のメモリリクエスト信
号端子及びリ−ドライト信号端子を変換手段５０を介し
て制御信号出力手段６０に、又、ＣＰＵ１０のリ−ドラ
イト信号端子は検出手段４０にも接続するものである。
算装置であるＣＰＵ１０のアドレスバスを番地指定手段
１５を介してＩＣメモリカ−ド９０（以下メモリカ−ド
という）のアドレス端子に接続し得るようにすると共に
、該アドレスバスをデバイス指定手段２０や番地記憶手
段３０、更に制御信号出力手段６０にも接続し、ＣＰＵ
１０のデ−タバスはデ−タバッファ手段７０を介してメ
モリカ−ド９０のデ−タ入出力端子に接続し得る様にす
ると共に、該デ−タバスは作動制御手段２５、番地記憶
手段３０、及び検出手段４０にも接続し、更に、ＣＰＵ
１０のＩＯストロ−ブ信号端子を検出手段４０とデバイ
ス指定手段２０とに、ＣＰＵ１０のメモリリクエスト信
号端子及びリ−ドライト信号端子を変換手段５０を介し
て制御信号出力手段６０に、又、ＣＰＵ１０のリ−ドラ
イト信号端子は検出手段４０にも接続するものである。
【０００７】この番地指定手段１５は、図２に示す様に
、アドレス信号であるオフセットアドレスにおける下位
８ビットのＡ０乃至Ａ７信号は番地指定用のバッファ１
６を介して直接メモリカ−ド９０に出力し、アドレス信
号であるオフセットアドレスにおける上位８ビットのＡ
８乃至Ａ１５信号は後述の番地記憶手段３０から出力さ
れるセグメント信号及び上位バイト信号と加算器１８に
より加算演算を行って物理アドレスを示すカ−ドアドレ
ス信号としてメモリカ−ド９０に出力するものである。
、アドレス信号であるオフセットアドレスにおける下位
８ビットのＡ０乃至Ａ７信号は番地指定用のバッファ１
６を介して直接メモリカ−ド９０に出力し、アドレス信
号であるオフセットアドレスにおける上位８ビットのＡ
８乃至Ａ１５信号は後述の番地記憶手段３０から出力さ
れるセグメント信号及び上位バイト信号と加算器１８に
より加算演算を行って物理アドレスを示すカ−ドアドレ
ス信号としてメモリカ−ド９０に出力するものである。
【０００８】従って、番地指定手段１５はアドレス信号
のＡ０乃至Ａ１５信号によりメモリカ−ド９０における
６４ＫバイトのエリアをＣＰＵ１０が出力するオフセッ
トアドレスの指定に従ってアクセス可能としているもの
である。又、デバイス指定手段２０は、ＩＯデコ−ダ２
２をもって構成し、ＩＯデコ−ダ２２にはＣＰＵ１０か
らＩＯストロ−ブ信号及びアドレスバスの下位８ビット
信号を入力し、以て、例えばアドレス信号が５０Ｈの場
合にＩＯストロ−ブ信号が該ＩＯデコ−ダ２２に入力さ
れると第１デバイス指定信号を出力し、５１Ｈの場合に
ＩＯストロ−ブ信号が入力されると第２デバイス指定信
号を出力し、５２Ｈの場合は第３デバイス指定信号を、
５３Ｈの場合は第４デバイス指定信号を出力するもので
あり、第１デバイス信号出力端子及び第２デバイス信号
出力端子を番地記憶手段３０に接続し、第３デバイス信
号出力端子は作動制御手段２５に、第４デバイス信号出
力端子は検出手段４０に接続するものである。
のＡ０乃至Ａ１５信号によりメモリカ−ド９０における
６４ＫバイトのエリアをＣＰＵ１０が出力するオフセッ
トアドレスの指定に従ってアクセス可能としているもの
である。又、デバイス指定手段２０は、ＩＯデコ−ダ２
２をもって構成し、ＩＯデコ−ダ２２にはＣＰＵ１０か
らＩＯストロ−ブ信号及びアドレスバスの下位８ビット
信号を入力し、以て、例えばアドレス信号が５０Ｈの場
合にＩＯストロ−ブ信号が該ＩＯデコ−ダ２２に入力さ
れると第１デバイス指定信号を出力し、５１Ｈの場合に
ＩＯストロ−ブ信号が入力されると第２デバイス指定信
号を出力し、５２Ｈの場合は第３デバイス指定信号を、
５３Ｈの場合は第４デバイス指定信号を出力するもので
あり、第１デバイス信号出力端子及び第２デバイス信号
出力端子を番地記憶手段３０に接続し、第３デバイス信
号出力端子は作動制御手段２５に、第４デバイス信号出
力端子は検出手段４０に接続するものである。
【０００９】そして、作動制御手段２５は、作動制御用
バッファ２６及びインバ−タ２７を用いて構成し、前記
デバイス指定手段２０におけるＩＯデコ−ダ２２の第３
デバイス指定信号出力端子を作動制御用バッファ２６の
ラッチイネ−ブル端子に接続するものとし、又、番地記
憶手段３０はセグメントアドレスの下位８ビットである
アドレス信号の上位バイトデ−タを記憶するアドレス用
の第１バッファ３２、セグメントアドレスの上位８ビッ
トであるアドレス信号のセグメントデ−タを記憶するア
ドレス用の第２バッファ３４をもって構成し、デバイス
指定手段２０としたＩＯデコ−ダ２２の第１デバイス指
定信号出力端子をアドレス用第１バッファ３２のラッチ
イネ−ブル端子に、ＩＯデコ−ダ２２の第２デバイス指
定信号出力端子をアドレス用第２バッファ３４のラッチ
イネ−ブル端子に接続し、ＣＰＵ１０のデ−タバスを作
動制御用バッファ２６及びアドレス用第１バッファ３２
やアドレス用第２バッファ３４のデ−タ入力端子に接続
し、作動制御手段２５とした作動制御用バッファ２６の
Ｑ出力端子の一つをインバ−タ２７を介してアドレス用
第１バッファ３２及びアドレス用第２バッファ３４のデ
−タイネ−ブル端子に接続すると共に後述の制御信号出
力手段６０における制御信号用バッファ６４の第１デ−
タイネ−ブル端子に接続する。
バッファ２６及びインバ−タ２７を用いて構成し、前記
デバイス指定手段２０におけるＩＯデコ−ダ２２の第３
デバイス指定信号出力端子を作動制御用バッファ２６の
ラッチイネ−ブル端子に接続するものとし、又、番地記
憶手段３０はセグメントアドレスの下位８ビットである
アドレス信号の上位バイトデ−タを記憶するアドレス用
の第１バッファ３２、セグメントアドレスの上位８ビッ
トであるアドレス信号のセグメントデ−タを記憶するア
ドレス用の第２バッファ３４をもって構成し、デバイス
指定手段２０としたＩＯデコ−ダ２２の第１デバイス指
定信号出力端子をアドレス用第１バッファ３２のラッチ
イネ−ブル端子に、ＩＯデコ−ダ２２の第２デバイス指
定信号出力端子をアドレス用第２バッファ３４のラッチ
イネ−ブル端子に接続し、ＣＰＵ１０のデ−タバスを作
動制御用バッファ２６及びアドレス用第１バッファ３２
やアドレス用第２バッファ３４のデ−タ入力端子に接続
し、作動制御手段２５とした作動制御用バッファ２６の
Ｑ出力端子の一つをインバ−タ２７を介してアドレス用
第１バッファ３２及びアドレス用第２バッファ３４のデ
−タイネ−ブル端子に接続すると共に後述の制御信号出
力手段６０における制御信号用バッファ６４の第１デ−
タイネ−ブル端子に接続する。
【００１０】従って、ＣＰＵ１０のデ−タバスに特定の
デ−タを出力し、アドレスバスにアドレスデ−タとして
５２Ｈを出力させると、アドレス信号の５２Ｈによりデ
バイス指定手段２０が第３デバイス指定信号を作動制御
手段２５に出力し、ＣＰＵ１０が出力したデ−タを作動
制御手段２５の作動制御用バッファ２６にラッチさせ、
作動制御用バッファ２６のＱ出力をＨレベルとし、イン
バ−タ２７で反転させたＬレベルの作動信号を番地記憶
手段３０や制御信号出力手段６０に出力させることがで
きる。
デ−タを出力し、アドレスバスにアドレスデ−タとして
５２Ｈを出力させると、アドレス信号の５２Ｈによりデ
バイス指定手段２０が第３デバイス指定信号を作動制御
手段２５に出力し、ＣＰＵ１０が出力したデ−タを作動
制御手段２５の作動制御用バッファ２６にラッチさせ、
作動制御用バッファ２６のＱ出力をＨレベルとし、イン
バ−タ２７で反転させたＬレベルの作動信号を番地記憶
手段３０や制御信号出力手段６０に出力させることがで
きる。
【００１１】この様に作動信号を作動制御手段２５から
出力させた状態とした後、ＣＰＵ１０のアドレスバスに
５０Ｈを出力させると、デバイス指定手段２０が第１デ
バイス指定信号を出力し、該第１デバイス指定信号はア
ドレス用第１バッファ３２のクロック信号とされ、且つ
、ＣＰＵ１０からのデ−タバスが番地記憶手段３０の第
１バッファ３２及び第２バッファ３４のデ−タ入力端子
に接続されている故、ＣＰＵ１０のデ−タバスに出力さ
れているデ−タはカ−ドアドレス信号の上位バイトデ−
タとして第１バッファ３２にラッチされる。又、同様に
、カ−ドアドレス信号のセグメントデ−タをＣＰＵ１０
からデ−タバスに出力したときにアドレスバスに５１Ｈ
を出力すれば、デバイス指定手段２０が第２デバイス指
定信号を出力して当該デ−タを番地記憶手段３０の第２
バッファ３４にラッチさせ、メモリカ−ド９０のセグメ
ントアドレスを番地記憶手段３０に記憶させることがで
きる。
出力させた状態とした後、ＣＰＵ１０のアドレスバスに
５０Ｈを出力させると、デバイス指定手段２０が第１デ
バイス指定信号を出力し、該第１デバイス指定信号はア
ドレス用第１バッファ３２のクロック信号とされ、且つ
、ＣＰＵ１０からのデ−タバスが番地記憶手段３０の第
１バッファ３２及び第２バッファ３４のデ−タ入力端子
に接続されている故、ＣＰＵ１０のデ−タバスに出力さ
れているデ−タはカ−ドアドレス信号の上位バイトデ−
タとして第１バッファ３２にラッチされる。又、同様に
、カ−ドアドレス信号のセグメントデ−タをＣＰＵ１０
からデ−タバスに出力したときにアドレスバスに５１Ｈ
を出力すれば、デバイス指定手段２０が第２デバイス指
定信号を出力して当該デ−タを番地記憶手段３０の第２
バッファ３４にラッチさせ、メモリカ−ド９０のセグメ
ントアドレスを番地記憶手段３０に記憶させることがで
きる。
【００１２】尚、作動制御手段２５とした作動制御用バ
ッファ２６の他のＱ出力端子をインバ−タ２９を介して
メモリカ−ド用電源回路８０におけるスイッチングトラ
ンジスタに接続し、メモリカ−ド９０の電源をも制御し
得る様にしておく。更に、検出手段４０は、図３に示す
様に、メモリカ−ド９０がコネクタに挿入されているこ
とを検出する検出器４５と検出用バッファ４１及びイン
バ−タ４２と論理ゲ−ト４３とで構成し、ＣＰＵ１０の
ＩＯストロ−ブ信号端子をインバ−タ４２を介してナン
ドゲ−ト４３に、リ−ドライト信号端子を該ナンドゲ−
ト４３の他の入力端子に、ナンドゲ−ト４３の出力端子
を検出用バッファ４１の第２デ−タイネ−ブル端子に接
続し、前記検出器４５の出力端子を該検出用バッファ４
１の入力端子に、ＣＰＵ１０のデ−タバスを該検出用バ
ッファ４１の入出力端子に接続するものである。
ッファ２６の他のＱ出力端子をインバ−タ２９を介して
メモリカ−ド用電源回路８０におけるスイッチングトラ
ンジスタに接続し、メモリカ−ド９０の電源をも制御し
得る様にしておく。更に、検出手段４０は、図３に示す
様に、メモリカ−ド９０がコネクタに挿入されているこ
とを検出する検出器４５と検出用バッファ４１及びイン
バ−タ４２と論理ゲ−ト４３とで構成し、ＣＰＵ１０の
ＩＯストロ−ブ信号端子をインバ−タ４２を介してナン
ドゲ−ト４３に、リ−ドライト信号端子を該ナンドゲ−
ト４３の他の入力端子に、ナンドゲ−ト４３の出力端子
を検出用バッファ４１の第２デ−タイネ−ブル端子に接
続し、前記検出器４５の出力端子を該検出用バッファ４
１の入力端子に、ＣＰＵ１０のデ−タバスを該検出用バ
ッファ４１の入出力端子に接続するものである。
【００１３】従って、ＩＯストロ−ブ信号が出力されて
いないときにリ−ドライト信号がＨレベルのリ−ド信号
とされたとき、該検出用バッファ４１の第２デ−タイネ
−ブル入力はアクティブロ−とされ、アドレスデ−タに
５３Ｈが出力されていれば、番地記憶手段３０における
ＩＯデコ−ダ２２からＬレベルの第４デバイス指定信号
が検出手段４０における検出用バッファ４１に作動信号
として入力され、検出用バッファ４１のデ−タを読み出
すことによりメモリ−カ−ド９０が接続されているか否
かを検出することができる。
いないときにリ−ドライト信号がＨレベルのリ−ド信号
とされたとき、該検出用バッファ４１の第２デ−タイネ
−ブル入力はアクティブロ−とされ、アドレスデ−タに
５３Ｈが出力されていれば、番地記憶手段３０における
ＩＯデコ−ダ２２からＬレベルの第４デバイス指定信号
が検出手段４０における検出用バッファ４１に作動信号
として入力され、検出用バッファ４１のデ−タを読み出
すことによりメモリ−カ−ド９０が接続されているか否
かを検出することができる。
【００１４】又、変換手段５０はインバ−タと論理ゲ−
トとで構成し、ＣＰＵ１０のメモリリクエスト信号端子
をインバ−タ５２を介して第１ナンドゲ−ト５６と第２
ナンドゲ−ト５８の入力端子に接続し、ＣＰＵ１０のリ
−ドライト信号端子を第１ナンドゲ−ト５６の他の入力
端子に、又、該リ−ドライト信号端子をインバ−タ５４
を介して第２ナンドゲ−ト５８の他の入力端子に接続す
るものである。
トとで構成し、ＣＰＵ１０のメモリリクエスト信号端子
をインバ−タ５２を介して第１ナンドゲ−ト５６と第２
ナンドゲ−ト５８の入力端子に接続し、ＣＰＵ１０のリ
−ドライト信号端子を第１ナンドゲ−ト５６の他の入力
端子に、又、該リ−ドライト信号端子をインバ−タ５４
を介して第２ナンドゲ−ト５８の他の入力端子に接続す
るものである。
【００１５】従って、該変換手段５０は、リ−ドライト
信号にＨレベルのリ−ド信号が出力され、メモリリクエ
スト信号が出力されていないとき、第１ナンドゲ−トか
らＬレベルのメモリリ−ド信号を出力し、リ−ドライト
信号にＬレベルのライト信号が出力され、メモリリクエ
スト信号が出力されていないとき、第２ナンドゲ−トか
らＬレベルのメモリライト信号を出力するものである。
信号にＨレベルのリ−ド信号が出力され、メモリリクエ
スト信号が出力されていないとき、第１ナンドゲ−トか
らＬレベルのメモリリ−ド信号を出力し、リ−ドライト
信号にＬレベルのライト信号が出力され、メモリリクエ
スト信号が出力されていないとき、第２ナンドゲ−トか
らＬレベルのメモリライト信号を出力するものである。
【００１６】そして、制御信号出力手段６０は、メモリ
デコ−ダ６２と制御信号用バッファ６４とを用い、ＣＰ
Ｕ１０のアドレス信号の内Ａ１６乃至Ａ１９信号をメモ
リデコ−ダ６２のＡ端子、Ｂ端子、Ｃ端子、及びＧ１端
子に接続し、例えばアドレス信号が４００００Ｈのとき
、Ｌレベルの信号をチップセレクト信号として制御信号
用バッファ６４に出力させるものとし、制御信号用バッ
ファ６４には前記変換手段５０からのメモリリ−ド信号
及びメモリライト信号、更に該メモリデコ−ダ６２から
のチップセレクト信号及び前記作動制御手段２５からの
作動信号を入力する様に接続するものである。
デコ−ダ６２と制御信号用バッファ６４とを用い、ＣＰ
Ｕ１０のアドレス信号の内Ａ１６乃至Ａ１９信号をメモ
リデコ−ダ６２のＡ端子、Ｂ端子、Ｃ端子、及びＧ１端
子に接続し、例えばアドレス信号が４００００Ｈのとき
、Ｌレベルの信号をチップセレクト信号として制御信号
用バッファ６４に出力させるものとし、制御信号用バッ
ファ６４には前記変換手段５０からのメモリリ−ド信号
及びメモリライト信号、更に該メモリデコ−ダ６２から
のチップセレクト信号及び前記作動制御手段２５からの
作動信号を入力する様に接続するものである。
【００１７】従って、該制御信号用バッファ６４に作動
制御手段２５からの作動信号が入力されているとき、ア
ドレス信号に４００００Ｈ乃至４ＦＦＦＦＨが出力され
れば、メモリリ−ド信号が入力されるとメモリカ−ド９
０にチップイネ−ブル信号とデ−タイネ−ブル信号とを
出力してメモリカ−ド９０における指定番地のデ−タを
読み出し可能とし、メモリライト信号が入力されるとメ
モリカ−ド９０にチップイネ−ブル信号とメモリライト
信号とを出力してメモリカ−ド９０における指定番地へ
のデ−タの書き込みを可能とするものである。
制御手段２５からの作動信号が入力されているとき、ア
ドレス信号に４００００Ｈ乃至４ＦＦＦＦＨが出力され
れば、メモリリ−ド信号が入力されるとメモリカ−ド９
０にチップイネ−ブル信号とデ−タイネ−ブル信号とを
出力してメモリカ−ド９０における指定番地のデ−タを
読み出し可能とし、メモリライト信号が入力されるとメ
モリカ−ド９０にチップイネ−ブル信号とメモリライト
信号とを出力してメモリカ−ド９０における指定番地へ
のデ−タの書き込みを可能とするものである。
【００１８】又、デ−タバッファ手段７０は、双方向性
のデ−タバッファを用いてＣＰＵ１０のデ−タバスとメ
モリカ−ド９０のデ−タバスとを接続しておくものであ
る。本実施例に係るメモリカ−ドの接続装置は、上述の
様な構成としている故、ＣＰＵ１０がアドレスバスに例
えば４００００Ｈを出力するときは、メモリリクエスト
信号に合わせて作動しつつＣＰＵ１０が出力するリ−ド
ライト信号に従ってメモリカ−ド９０にデ−タイネ−ブ
ル信号やライト信号を出力し、主メモリに換えてメモリ
カ−ド９０にＣＰＵ１０をデ−タアクセスをさせること
を可能とするものである。
のデ−タバッファを用いてＣＰＵ１０のデ−タバスとメ
モリカ−ド９０のデ−タバスとを接続しておくものであ
る。本実施例に係るメモリカ−ドの接続装置は、上述の
様な構成としている故、ＣＰＵ１０がアドレスバスに例
えば４００００Ｈを出力するときは、メモリリクエスト
信号に合わせて作動しつつＣＰＵ１０が出力するリ−ド
ライト信号に従ってメモリカ−ド９０にデ−タイネ−ブ
ル信号やライト信号を出力し、主メモリに換えてメモリ
カ−ド９０にＣＰＵ１０をデ−タアクセスをさせること
を可能とするものである。
【００１９】従って、メモリカ−ド９０にデ−タを収納
するに際し、ＭＳ−ＤＯＳのフォ−マットに合わせて予
納セクタ、ＦＡＴ、ディレクトリ、及び６４Ｋバイトの
デ−タ領域を形成して収納しておけば、メモリカ−ド９
０のディレクトリを読み出して表示させ、プログラム等
のデ−タを選択して該デ−タのセグメントアドレスの上
位８ビットであるセグメントデ−タ及びセグメントアド
レスの下位８ビットである上位バイトデ−タを番地記憶
手段３０における第１バッファ３２及び第２バッファ３
４にラッチさせると、ＣＰＵ１０が主メモリの４０００
０Ｈ乃至４ＦＦＦＦＨの番地を指定して主メモリのデ−
タにアクセスしようとしたとき、メモリカ−ド９０に記
憶させたデ−タにアクセスさせて命令解析や演算処理等
を行わせることができることになる。
するに際し、ＭＳ−ＤＯＳのフォ−マットに合わせて予
納セクタ、ＦＡＴ、ディレクトリ、及び６４Ｋバイトの
デ−タ領域を形成して収納しておけば、メモリカ−ド９
０のディレクトリを読み出して表示させ、プログラム等
のデ−タを選択して該デ−タのセグメントアドレスの上
位８ビットであるセグメントデ−タ及びセグメントアド
レスの下位８ビットである上位バイトデ−タを番地記憶
手段３０における第１バッファ３２及び第２バッファ３
４にラッチさせると、ＣＰＵ１０が主メモリの４０００
０Ｈ乃至４ＦＦＦＦＨの番地を指定して主メモリのデ−
タにアクセスしようとしたとき、メモリカ−ド９０に記
憶させたデ−タにアクセスさせて命令解析や演算処理等
を行わせることができることになる。
【００２０】
【発明の効果】本発明に係るＩＣメモリカ−ドの接続装
置は、ＩＣメモリカ−ドのデ−タを主メモリを介さずに
直接ＣＰＵに転送する様にしてＣＰＵを直接ＩＣメモリ
カ−ドにアクセスさせることができる故、ＩＣメモリカ
−ドのデ−タを主メモリに読み込ませる必要がなく、Ｃ
ＰＵの負担を減少させることができ、又、ユ−ザ−プロ
グラム等の立上りを素早く行わせることができ、更に、
種々のプログラム等のデ−タを利用し得る様にするに際
しても主メモリをＣＰＵに設け、又、ＣＰＵに設けた主
メモリの容量を増大させる必要がなく、本体の省電力化
や低コスト化をも可能とするものである。
置は、ＩＣメモリカ−ドのデ−タを主メモリを介さずに
直接ＣＰＵに転送する様にしてＣＰＵを直接ＩＣメモリ
カ−ドにアクセスさせることができる故、ＩＣメモリカ
−ドのデ−タを主メモリに読み込ませる必要がなく、Ｃ
ＰＵの負担を減少させることができ、又、ユ−ザ−プロ
グラム等の立上りを素早く行わせることができ、更に、
種々のプログラム等のデ−タを利用し得る様にするに際
しても主メモリをＣＰＵに設け、又、ＣＰＵに設けた主
メモリの容量を増大させる必要がなく、本体の省電力化
や低コスト化をも可能とするものである。
【図１】本発明に係るＩＣメモリカ−ドの接続装置を示
すブロック図。
すブロック図。
【図２】本発明に係るＩＣメモリカ−ド接続装置の一部
回路例を示す図。
回路例を示す図。
【図３】本発明に係るＩＣメモリカ−ド接続装置の一部
回路例を示す図。
回路例を示す図。
１０ 中央演算装置（ＣＰＵ） １５ 番地
指定手段２０ デバイス指定手段
２５ 作動制御手段３０ 番地記憶手段
４０ 検出手段５０ 変換手
段 ６０ 制御
信号出力手段 ７０ デ−タバッファ手段 ８０
電源回路９０ ＩＣメモリカ−ド
指定手段２０ デバイス指定手段
２５ 作動制御手段３０ 番地記憶手段
４０ 検出手段５０ 変換手
段 ６０ 制御
信号出力手段 ７０ デ−タバッファ手段 ８０
電源回路９０ ＩＣメモリカ−ド
Claims (1)
- 【請求項１】 アドレス信号のセグメントデ−タ及び
上位バイトデ−タをラッチする番地記憶手段と、該番地
記憶手段が出力するセグメントアドレスの下位８ビット
と中央演算装置が出力するオフセットアドレスの上位８
ビットとを加算したカ−ドアドレス信号を出力する番地
指定手段と、中央演算装置が出力するメモリリクエスト
信号及びリ−ドライト信号に基いてメモリリ−ド信号及
びメモリライト信号を出力する変換手段と、アドレス信
号の内容が特定番地のとき、前記メモリリ−ド信号及び
メモリライト信号に基いてライト信号、デ−タイネ−ブ
ル信号、及びチップイネ−ブル信号をメモリカ−ドに出
力する制御信号出力手段と、該制御信号出力手段及び前
記番地記憶手段を作動させる作動信号を出力する作動制
御手段と、メモリカ−ドの着装を検出する検出手段と、
番地記憶手段及び作動制御手段にデ−タをラッチさせる
デバイス指定信号を出力するデバイス指定手段と、メモ
リカ−ドのデ−タと中央演算装置のデ−タとを交換する
デ−タバッファ手段、及び、メモリカ−ド電源を備えた
ことを特徴とするＩＣカ−ドの接続装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125748A JP2854996B2 (ja) | 1991-05-29 | 1991-05-29 | Ｉｃカードの接続装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125748A JP2854996B2 (ja) | 1991-05-29 | 1991-05-29 | Ｉｃカードの接続装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04352045A true JPH04352045A (ja) | 1992-12-07 |
| JP2854996B2 JP2854996B2 (ja) | 1999-02-10 |
Family
ID=14917832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3125748A Expired - Lifetime JP2854996B2 (ja) | 1991-05-29 | 1991-05-29 | Ｉｃカードの接続装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2854996B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8698599B2 (en) | 2008-04-16 | 2014-04-15 | Sony Corporation | Reader/writer, communication processing device, communication processing method, data management system and communication system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383845A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | メモリカ−ド |
| JPH0394354A (ja) * | 1989-09-07 | 1991-04-19 | Canon Inc | Ｉｃカード |
-
1991
- 1991-05-29 JP JP3125748A patent/JP2854996B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383845A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | メモリカ−ド |
| JPH0394354A (ja) * | 1989-09-07 | 1991-04-19 | Canon Inc | Ｉｃカード |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8698599B2 (en) | 2008-04-16 | 2014-04-15 | Sony Corporation | Reader/writer, communication processing device, communication processing method, data management system and communication system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2854996B2 (ja) | 1999-02-10 |
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