JPH08272603A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH08272603A JPH08272603A JP7076691A JP7669195A JPH08272603A JP H08272603 A JPH08272603 A JP H08272603A JP 7076691 A JP7076691 A JP 7076691A JP 7669195 A JP7669195 A JP 7669195A JP H08272603 A JPH08272603 A JP H08272603A
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- 230000015654 memory Effects 0.000 abstract description 44
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 2
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Abstract
(57)【要約】
【構成】プログラムメモリ及びデータメモリを内蔵した
マイクロコンピュータ。マイクロコンピュータ１０１
は、プログラム命令を記憶する内部ＲＯＭ１０３と外部
ＲＯＭ１０５の両方のプログラムメモリで動作する。内
部ＲＯＭに入力されるアドレスバスの入力信号の値が、
ＣＰＵに内蔵されたプログラムカウンタ１０７の値と一
致した時のみ、内部ＲＯＭのデータがデータバス１１３
に出力される。これにより外部ＲＯＭのプログラム実行
中、つまりプログラムカウンタが内部ＲＯＭのアドレス
空間以外を示している時は、内部ＲＯＭのチップセレク
ト信号（ＣＳ０）はハイレベルとならないため、内部Ｒ
ＯＭのデータは読み出されない。 【効果】内蔵プログラムメモリのデータを外部へ読み出
せなくすることで、第三者にプログラムを読みとられた
り、マイクロコンピュータを使用したシステムのコピー
（真似）を防止することができ、機密性がを保たれる。
マイクロコンピュータ。マイクロコンピュータ１０１
は、プログラム命令を記憶する内部ＲＯＭ１０３と外部
ＲＯＭ１０５の両方のプログラムメモリで動作する。内
部ＲＯＭに入力されるアドレスバスの入力信号の値が、
ＣＰＵに内蔵されたプログラムカウンタ１０７の値と一
致した時のみ、内部ＲＯＭのデータがデータバス１１３
に出力される。これにより外部ＲＯＭのプログラム実行
中、つまりプログラムカウンタが内部ＲＯＭのアドレス
空間以外を示している時は、内部ＲＯＭのチップセレク
ト信号（ＣＳ０）はハイレベルとならないため、内部Ｒ
ＯＭのデータは読み出されない。 【効果】内蔵プログラムメモリのデータを外部へ読み出
せなくすることで、第三者にプログラムを読みとられた
り、マイクロコンピュータを使用したシステムのコピー
（真似）を防止することができ、機密性がを保たれる。
Description
【０００１】
【産業上の利用分野】本発明は、プログラムメモリ（命
令情報記憶手段）およびデータメモリ（数値情報記憶手
段）を内蔵したマイクロコンピュータ（データ処理装
置）に関する。
令情報記憶手段）およびデータメモリ（数値情報記憶手
段）を内蔵したマイクロコンピュータ（データ処理装
置）に関する。
【０００２】
【従来の技術】図８は、従来の８ビットマイクロコンピ
ュータとメモリを組み合わせたシステム図である。８０
１は８ビットマイクロコンピュータ、８０２はＣＰＵ、
８０３はプログラム命令およびデータを記憶する内部Ｒ
ＯＭ（ＲＯＭ−Ｉ）、８０４はデータを記憶する内部Ｒ
ＡＭ（ＲＡＭ−Ｉ）、８０５はプログラム命令およびデ
ータを記憶する外部ＲＯＭ（ＲＯＭ−Ｏ）、８０６はデ
ータを記憶する外部ＲＡＭ（ＲＡＭ−Ｏ）、８０７は次
に実行するプログラムメモリのアドレス（番地）を指定
するプログラムカウンタ（命令番地記憶手段）（Ｐ
Ｃ）、８０８はデータメモリのアドレスを指定するイン
デックスレジスタ（ＩＸ）、８０９はＣＰＵに内蔵され
るデータレジスタ（Ａ）、８１０はプログラム命令や命
令サイクルによりプログラムカウンタのデータ８１５ま
たはインデックスレジスタのデータ８１６のどちらか一
方をアドレスバス（記憶番地指定手段）８１２に出力す
るアドレスセレクタ、８１１は外部メモリのデータのリ
ードおよびライト時に、データバス（データ転送手段）
８１３と外部バス８１４のインターフェースをするバス
コントローラである。アドレスバス８１２はＣＰＵから
出力され、プログラムメモリやデータメモリのアドレス
を指定する信号である。データバス８１３はメモリ（Ｒ
ＯＭ−Ｉ、ＲＡＭ−Ｉ、ＲＯＭ−Ｏ、ＲＡＭ−Ｏ）とＣ
ＰＵとのデータ転送に使用され、外部バス８１４は外部
メモリ（ＲＯＭ−ＯとＲＡＭ−Ｏ）とＣＰＵとのデータ
転送に使用される。ＲＯＭ−Ｉ、ＲＡＭ−Ｉ、ＲＯＭ−
Ｏ、ＲＡＭ−Ｏは共通のアドレスバス８１２に接続され
ているため、図６に示すように共通のアドレス空間に配
置される。そのため、どのアドレス空間にもプログラム
メモリを配置したり、データメモリを配置したりするこ
とができる。例えばＲＯＭ−Ｉをプログラムメモリとし
て使用するだけでなく、読み出し専用のデータメモリと
しても使用することができる。本従来例ではＲＯＭ−Ｉ
がアドレス００００Ｈ番地〜３ＦＦＦＨ番地（ＨはＨＥ
Ｘデータを表す）、ＲＡＭ−Ｉがアドレス４０００Ｈ番
地〜５ＦＦＦＨ番地、ＲＯＭ−Ｏがアドレス６０００Ｈ
番地〜ＢＦＦＦＨ番地、ＲＡＭ−ＯがＣ０００Ｈ番地〜
ＦＦＦＦＨ番地に割り付けられている。
ュータとメモリを組み合わせたシステム図である。８０
１は８ビットマイクロコンピュータ、８０２はＣＰＵ、
８０３はプログラム命令およびデータを記憶する内部Ｒ
ＯＭ（ＲＯＭ−Ｉ）、８０４はデータを記憶する内部Ｒ
ＡＭ（ＲＡＭ−Ｉ）、８０５はプログラム命令およびデ
ータを記憶する外部ＲＯＭ（ＲＯＭ−Ｏ）、８０６はデ
ータを記憶する外部ＲＡＭ（ＲＡＭ−Ｏ）、８０７は次
に実行するプログラムメモリのアドレス（番地）を指定
するプログラムカウンタ（命令番地記憶手段）（Ｐ
Ｃ）、８０８はデータメモリのアドレスを指定するイン
デックスレジスタ（ＩＸ）、８０９はＣＰＵに内蔵され
るデータレジスタ（Ａ）、８１０はプログラム命令や命
令サイクルによりプログラムカウンタのデータ８１５ま
たはインデックスレジスタのデータ８１６のどちらか一
方をアドレスバス（記憶番地指定手段）８１２に出力す
るアドレスセレクタ、８１１は外部メモリのデータのリ
ードおよびライト時に、データバス（データ転送手段）
８１３と外部バス８１４のインターフェースをするバス
コントローラである。アドレスバス８１２はＣＰＵから
出力され、プログラムメモリやデータメモリのアドレス
を指定する信号である。データバス８１３はメモリ（Ｒ
ＯＭ−Ｉ、ＲＡＭ−Ｉ、ＲＯＭ−Ｏ、ＲＡＭ−Ｏ）とＣ
ＰＵとのデータ転送に使用され、外部バス８１４は外部
メモリ（ＲＯＭ−ＯとＲＡＭ−Ｏ）とＣＰＵとのデータ
転送に使用される。ＲＯＭ−Ｉ、ＲＡＭ−Ｉ、ＲＯＭ−
Ｏ、ＲＡＭ−Ｏは共通のアドレスバス８１２に接続され
ているため、図６に示すように共通のアドレス空間に配
置される。そのため、どのアドレス空間にもプログラム
メモリを配置したり、データメモリを配置したりするこ
とができる。例えばＲＯＭ−Ｉをプログラムメモリとし
て使用するだけでなく、読み出し専用のデータメモリと
しても使用することができる。本従来例ではＲＯＭ−Ｉ
がアドレス００００Ｈ番地〜３ＦＦＦＨ番地（ＨはＨＥ
Ｘデータを表す）、ＲＡＭ−Ｉがアドレス４０００Ｈ番
地〜５ＦＦＦＨ番地、ＲＯＭ−Ｏがアドレス６０００Ｈ
番地〜ＢＦＦＦＨ番地、ＲＡＭ−ＯがＣ０００Ｈ番地〜
ＦＦＦＦＨ番地に割り付けられている。
【０００３】本従来例のようにシステムがマイクロコン
ピュータに内蔵するプログラムメモリ（ＲＯＭ−Ｉ）と
マイクロコンピュータに内蔵しないプログラムメモリ
（ＲＯＭ−Ｏ）の両方のプログラムで動作する場合、下
記に示すようなプログラムを内蔵したＲＯＭをＲＯＭ−
Ｏと差し替えることにより、容易にＲＯＭ−Ｉのデータ
を読み出すことができる。
ピュータに内蔵するプログラムメモリ（ＲＯＭ−Ｉ）と
マイクロコンピュータに内蔵しないプログラムメモリ
（ＲＯＭ−Ｏ）の両方のプログラムで動作する場合、下
記に示すようなプログラムを内蔵したＲＯＭをＲＯＭ−
Ｏと差し替えることにより、容易にＲＯＭ−Ｉのデータ
を読み出すことができる。
【０００４】 ＬＤ ＩＸ，００００Ｈ ＬＤ Ａ，［ＩＸ］ ＬＤ ＩＸ，Ｃ０００Ｈ ＬＤ ［ＩＸ］，Ａ ＬＤ ＩＸ，０００１Ｈ ＬＤ Ａ，［ＩＸ］ ＬＤ ＩＸ，Ｃ００１Ｈ ＬＤ ［ＩＸ］，Ａ ： ： （略） ： ＬＤ ＩＸ，３ＦＦＦＨ ＬＤ Ａ，［ＩＸ］ ＬＤ ＩＸ，ＦＦＦＦＨ ＬＤ：転送命令 ＩＸ：インデックスレジスタ Ａ：デ
ータレジスタ ［ＩＸ］：インデックスレジスタで指定されたアドレス
のデータ 上記のプログラムの動作について説明する。図１０はプ
ログラム実行時のタイミングチャートである。１００１
はＣＰＵの動作クロック、１００２はプログラムカウン
タのデータ、１００３はインデックスレジスタのデー
タ、１００４はアドレスバスのデータ、１００５はデー
タバスのデータ、１００６は外部バスのデータ、１００
７はＣＰＵのリード信号（ハイレベルでリード）、１０
０８はＣＰＵのライト信号（ハイレベルでライト）、１
００９はＲＯＭ−Ｉのチップセレクト信号（ハイレベル
でセレクト）、１０１０はＲＡＭ−Ｉのチップセレクト
信号（ハイレベルでセレクト）、１０１１はＲＯＭ−Ｏ
のチップセレクト信号（ハイレベルでセレクト）、１０
１２はＲＡＭ−Ｏのチップセレクト信号（ハイレベルで
セレクト）である。最初の命令（ＬＤ ＩＸ，００００
Ｈ）で、インデックスレジスタに００００Ｈを書き込
む。次の命令（ＬＤ Ａ，［ＩＸ］）で、インデックス
レジスタで指定されたアドレス００００Ｈ番地（ＲＯＭ
−Ｉの先頭番地）のデータが、データバスを通じデータ
レジスタに書き込まれる。次の命令（ＬＤＩＸ，Ｃ００
０Ｈ）でインデックスレジスタにＣ０００Ｈを書き込
む。次の命令（ＬＤ ［ＩＸ］，Ａ）でデータレジスタ
のデータ（ＲＯＭ−Ｉの先頭番地のデータ）が、インデ
ックスレジスタで指定されたアドレスＣ０００Ｈ番地
（ＲＡＭ−Ｏの先頭番地）にデータバスおよび外部バス
を通じ書き込まれる。同様にして、アドレス０００１Ｈ
番地〜３ＦＦＦＨ番地のＲＯＭ−ＩのデータをＲＡＭ−
Ｏに書き込むことができる。以上のようにして、ＲＯＭ
−Ｉのデータがマイクロコンピュータの外部へ外部バス
を通じて出力させることができる。これはほんの一例の
プログラムで、この他にも多々のプログラムにより読み
出すことが可能である。
ータレジスタ ［ＩＸ］：インデックスレジスタで指定されたアドレス
のデータ 上記のプログラムの動作について説明する。図１０はプ
ログラム実行時のタイミングチャートである。１００１
はＣＰＵの動作クロック、１００２はプログラムカウン
タのデータ、１００３はインデックスレジスタのデー
タ、１００４はアドレスバスのデータ、１００５はデー
タバスのデータ、１００６は外部バスのデータ、１００
７はＣＰＵのリード信号（ハイレベルでリード）、１０
０８はＣＰＵのライト信号（ハイレベルでライト）、１
００９はＲＯＭ−Ｉのチップセレクト信号（ハイレベル
でセレクト）、１０１０はＲＡＭ−Ｉのチップセレクト
信号（ハイレベルでセレクト）、１０１１はＲＯＭ−Ｏ
のチップセレクト信号（ハイレベルでセレクト）、１０
１２はＲＡＭ−Ｏのチップセレクト信号（ハイレベルで
セレクト）である。最初の命令（ＬＤ ＩＸ，００００
Ｈ）で、インデックスレジスタに００００Ｈを書き込
む。次の命令（ＬＤ Ａ，［ＩＸ］）で、インデックス
レジスタで指定されたアドレス００００Ｈ番地（ＲＯＭ
−Ｉの先頭番地）のデータが、データバスを通じデータ
レジスタに書き込まれる。次の命令（ＬＤＩＸ，Ｃ００
０Ｈ）でインデックスレジスタにＣ０００Ｈを書き込
む。次の命令（ＬＤ ［ＩＸ］，Ａ）でデータレジスタ
のデータ（ＲＯＭ−Ｉの先頭番地のデータ）が、インデ
ックスレジスタで指定されたアドレスＣ０００Ｈ番地
（ＲＡＭ−Ｏの先頭番地）にデータバスおよび外部バス
を通じ書き込まれる。同様にして、アドレス０００１Ｈ
番地〜３ＦＦＦＨ番地のＲＯＭ−ＩのデータをＲＡＭ−
Ｏに書き込むことができる。以上のようにして、ＲＯＭ
−Ｉのデータがマイクロコンピュータの外部へ外部バス
を通じて出力させることができる。これはほんの一例の
プログラムで、この他にも多々のプログラムにより読み
出すことが可能である。
【０００５】
【発明が解決しようとする課題】ところが従来のマイク
ロコンピュータの場合、外部ＲＯＭを交換することによ
り容易に内部ＲＯＭのデータを読みとられ、マイクロコ
ンピュータを使用したシステムが第三者にコピー（真
似）されるという問題があった。
ロコンピュータの場合、外部ＲＯＭを交換することによ
り容易に内部ＲＯＭのデータを読みとられ、マイクロコ
ンピュータを使用したシステムが第三者にコピー（真
似）されるという問題があった。
【０００６】本発明の目的は、マイクロコンピュータに
内蔵するメモリデータを外部へ読み出せなくすることに
より、内蔵プログラム（ソフトウェア）の機密性を保持
することである。
内蔵するメモリデータを外部へ読み出せなくすることに
より、内蔵プログラム（ソフトウェア）の機密性を保持
することである。
【０００７】
【課題を解決するための手段】上記目的は、命令情報を
記憶する命令情報記憶手段と、次に実行する命令の記憶
番地を記憶する命令番地記憶手段と、前記命令情報記憶
手段の記憶番地と数値情報を記憶する数値情報記憶手段
の記憶番地を指定する記憶番地指定手段を有するデータ
処理装置において、前記命令番地記憶手段の記憶番地の
値が前記命令情報記憶手段の記憶番地内にない場合、前
記記憶番地指定手段が前記命令情報記憶手段の記憶番地
を指定しても、前記命令情報記憶手段の命令情報がデー
タ転送手段へ出力されないことにより達成される。
記憶する命令情報記憶手段と、次に実行する命令の記憶
番地を記憶する命令番地記憶手段と、前記命令情報記憶
手段の記憶番地と数値情報を記憶する数値情報記憶手段
の記憶番地を指定する記憶番地指定手段を有するデータ
処理装置において、前記命令番地記憶手段の記憶番地の
値が前記命令情報記憶手段の記憶番地内にない場合、前
記記憶番地指定手段が前記命令情報記憶手段の記憶番地
を指定しても、前記命令情報記憶手段の命令情報がデー
タ転送手段へ出力されないことにより達成される。
【０００８】また前記目的は、前記データ処理装置にお
いて、前記命令番地記憶手段の記憶番地の値が前記命令
情報記憶手段の記憶番地内にない場合、前記記憶番地指
定手段が前記命令情報記憶手段の記憶番地を指定して
も、前記命令情報記憶手段の命令情報が前記記憶番地指
定手段で指定された番地と異なる番地の記憶情報をデー
タ転送手段に出力することにより達成される。
いて、前記命令番地記憶手段の記憶番地の値が前記命令
情報記憶手段の記憶番地内にない場合、前記記憶番地指
定手段が前記命令情報記憶手段の記憶番地を指定して
も、前記命令情報記憶手段の命令情報が前記記憶番地指
定手段で指定された番地と異なる番地の記憶情報をデー
タ転送手段に出力することにより達成される。
【０００９】前記目的は更に、前記データ処理装置にお
いて、前記命令番地記憶手段の記憶番地の値が前記命令
情報記憶手段の記憶番地内にない場合、前記記憶番地指
定手段が前記命令情報記憶手段の記憶番地を指定して
も、前記命令情報記憶手段の命令情報が前記記憶番地指
定手段で指定された番地の記憶情報と異なる記憶情報を
データ転送手段に出力することにより達成される。
いて、前記命令番地記憶手段の記憶番地の値が前記命令
情報記憶手段の記憶番地内にない場合、前記記憶番地指
定手段が前記命令情報記憶手段の記憶番地を指定して
も、前記命令情報記憶手段の命令情報が前記記憶番地指
定手段で指定された番地の記憶情報と異なる記憶情報を
データ転送手段に出力することにより達成される。
【００１０】
【実施例】以下、本発明の実施例を図１、図２、図３、
図４、図５、図６、図９を用いて説明する。図１は本発
明の８ビットマイクロコンピュータとメモリを組み合わ
せたシステム図である。１０１は８ビットマイクロコン
ピュータ、１０２はＣＰＵ、１０３はプログラム命令を
記憶する内部ＲＯＭ（ＲＯＭ−Ｉ）、１０４はデータを
記憶する内部ＲＡＭ（ＲＡＭ−Ｉ）、１０５はプログラ
ム命令およびデータを記憶する外部ＲＯＭ（ＲＯＭ−
Ｏ）、１０６はデータを記憶する外部ＲＡＭ（ＲＡＭ−
Ｏ）、１０７は次に実行するプログラムメモリのアドレ
スを指定するプログラムカウンタ（ＰＣ）、１０８はデ
ータメモリのアドレスを指定するインデックスレジスタ
（ＩＸ）、１０９はＣＰＵに内蔵されるデータレジスタ
（Ａ），１１０はプログラム命令や命令サイクルにより
プログラムカウンタのデータ１１５またはインデックス
レジスタのデータ１１６のどちらか一方をアドレスバス
１１２に出力するアドレスセレクタ、１１１は外部メモ
リのデータのリードおよびライト時に、データバス１１
３と外部バス１１４のインターフェースをするバスコン
トローラである。バスコントローラの動作について、図
５を用いて簡単に説明する。５０１はアドレスバスが外
部メモリ空間（アドレス６０００Ｈ番地〜ＦＦＦＦＨ番
地）を示す時ハイレベルとなる信号、５０２はＣＰＵが
外部メモリ空間にデータをライトする時ハイレベルとな
る信号、５０３はＣＰＵが外部メモリ空間のデータをリ
ードする時ハイレベルとなる信号である。ＣＰＵが外部
メモリ空間にデータをライトする時は、クロックドバッ
ファ５０４を通じデータバスと外部バスが接続される。
ＣＰＵが外部メモリ空間のデータをリードする時は、ク
ロックドバッファ５０５を通じデータバスと外部バスが
接続される。よってアドレスバスが内部メモリ空間（ア
ドレス００００Ｈ番地〜５ＦＦＦＨ番地）を示している
時は、データバスと外部バスは接続されない。アドレス
バス１１２はＣＰＵから出力され、プログラムメモリや
データメモリのアドレスを指定する信号である。データ
バス１１３はメモリ（ＲＯＭ−Ｉ、ＲＡＭ−Ｉ、ＲＯＭ
−Ｏ、ＲＡＭ−Ｏ）とＣＰＵとのデータ転送に使用さ
れ、外部バス１１４は外部メモリ（ＲＯＭ−ＯとＲＡＭ
−Ｏ）とＣＰＵとのデータ転送に使用される。本実施例
のメモリのアドレス空間は図６に示すように、ＲＯＭ−
Ｉがアドレス００００Ｈ番地〜３ＦＦＦＨ番地、ＲＡＭ
−Ｉがアドレス４０００Ｈ番地〜５ＦＦＦＨ番地、ＲＯ
Ｍ−Ｏがアドレス６０００Ｈ番地〜ＢＦＦＦＨ番地、Ｒ
ＡＭ−ＯがＣ０００Ｈ番地〜ＦＦＦＦＨ番地に割り付け
られている。ＲＯＭ−Ｉの構造は図２に示すように、Ｒ
ＯＭ−Ｉのアドレス入力ピン（Ａ００〜Ａ１１）にはＣ
ＰＵから出力されるアドレスバスのＡ００〜Ａ１１が接
続され、ＲＯＭ−Ｉのチップセレクト入力ピン（ＣＳ
０）には、アドレスバスが００００Ｈ〜３ＦＦＦＨを示
す時ハイレベルとなるＮＯＲゲート２０１の出力と、プ
ログラムカウンタが００００Ｈ〜３ＦＦＦＨを示す時ハ
イレベルとなるＮＯＲゲート２０２の出力の両方の信号
を入力とするＡＮＤゲード２０３の出力が接続される。
これによりＲＯＭ−Ｏのプログラムの実行中、いわゆる
プログラムカウンタがＲＯＭ−Ｉのアドレス空間以外
（アドレス４０００Ｈ番地〜ＦＦＦＦＨ番地）を示して
いる時は、ＲＯＭ−Ｉのチップセレクト信号（ＣＳ０）
はハイレベルとならないため、ＲＯＭ−Ｉのデータは読
み出されない。従来例では図９に示すように、ＲＯＭ−
Ｉのチップセレクト入力ピン（ＣＳ０）には、アドレス
バスのみが接続されていたため、プログラムカウンタが
ＲＯＭ−Ｏのアドレス空間を示していても、チップセレ
クト信号（ＣＳ０）がハイレベルとなり、ＲＯＭ−Ｉの
データが読み出されていた。
図４、図５、図６、図９を用いて説明する。図１は本発
明の８ビットマイクロコンピュータとメモリを組み合わ
せたシステム図である。１０１は８ビットマイクロコン
ピュータ、１０２はＣＰＵ、１０３はプログラム命令を
記憶する内部ＲＯＭ（ＲＯＭ−Ｉ）、１０４はデータを
記憶する内部ＲＡＭ（ＲＡＭ−Ｉ）、１０５はプログラ
ム命令およびデータを記憶する外部ＲＯＭ（ＲＯＭ−
Ｏ）、１０６はデータを記憶する外部ＲＡＭ（ＲＡＭ−
Ｏ）、１０７は次に実行するプログラムメモリのアドレ
スを指定するプログラムカウンタ（ＰＣ）、１０８はデ
ータメモリのアドレスを指定するインデックスレジスタ
（ＩＸ）、１０９はＣＰＵに内蔵されるデータレジスタ
（Ａ），１１０はプログラム命令や命令サイクルにより
プログラムカウンタのデータ１１５またはインデックス
レジスタのデータ１１６のどちらか一方をアドレスバス
１１２に出力するアドレスセレクタ、１１１は外部メモ
リのデータのリードおよびライト時に、データバス１１
３と外部バス１１４のインターフェースをするバスコン
トローラである。バスコントローラの動作について、図
５を用いて簡単に説明する。５０１はアドレスバスが外
部メモリ空間（アドレス６０００Ｈ番地〜ＦＦＦＦＨ番
地）を示す時ハイレベルとなる信号、５０２はＣＰＵが
外部メモリ空間にデータをライトする時ハイレベルとな
る信号、５０３はＣＰＵが外部メモリ空間のデータをリ
ードする時ハイレベルとなる信号である。ＣＰＵが外部
メモリ空間にデータをライトする時は、クロックドバッ
ファ５０４を通じデータバスと外部バスが接続される。
ＣＰＵが外部メモリ空間のデータをリードする時は、ク
ロックドバッファ５０５を通じデータバスと外部バスが
接続される。よってアドレスバスが内部メモリ空間（ア
ドレス００００Ｈ番地〜５ＦＦＦＨ番地）を示している
時は、データバスと外部バスは接続されない。アドレス
バス１１２はＣＰＵから出力され、プログラムメモリや
データメモリのアドレスを指定する信号である。データ
バス１１３はメモリ（ＲＯＭ−Ｉ、ＲＡＭ−Ｉ、ＲＯＭ
−Ｏ、ＲＡＭ−Ｏ）とＣＰＵとのデータ転送に使用さ
れ、外部バス１１４は外部メモリ（ＲＯＭ−ＯとＲＡＭ
−Ｏ）とＣＰＵとのデータ転送に使用される。本実施例
のメモリのアドレス空間は図６に示すように、ＲＯＭ−
Ｉがアドレス００００Ｈ番地〜３ＦＦＦＨ番地、ＲＡＭ
−Ｉがアドレス４０００Ｈ番地〜５ＦＦＦＨ番地、ＲＯ
Ｍ−Ｏがアドレス６０００Ｈ番地〜ＢＦＦＦＨ番地、Ｒ
ＡＭ−ＯがＣ０００Ｈ番地〜ＦＦＦＦＨ番地に割り付け
られている。ＲＯＭ−Ｉの構造は図２に示すように、Ｒ
ＯＭ−Ｉのアドレス入力ピン（Ａ００〜Ａ１１）にはＣ
ＰＵから出力されるアドレスバスのＡ００〜Ａ１１が接
続され、ＲＯＭ−Ｉのチップセレクト入力ピン（ＣＳ
０）には、アドレスバスが００００Ｈ〜３ＦＦＦＨを示
す時ハイレベルとなるＮＯＲゲート２０１の出力と、プ
ログラムカウンタが００００Ｈ〜３ＦＦＦＨを示す時ハ
イレベルとなるＮＯＲゲート２０２の出力の両方の信号
を入力とするＡＮＤゲード２０３の出力が接続される。
これによりＲＯＭ−Ｏのプログラムの実行中、いわゆる
プログラムカウンタがＲＯＭ−Ｉのアドレス空間以外
（アドレス４０００Ｈ番地〜ＦＦＦＦＨ番地）を示して
いる時は、ＲＯＭ−Ｉのチップセレクト信号（ＣＳ０）
はハイレベルとならないため、ＲＯＭ−Ｉのデータは読
み出されない。従来例では図９に示すように、ＲＯＭ−
Ｉのチップセレクト入力ピン（ＣＳ０）には、アドレス
バスのみが接続されていたため、プログラムカウンタが
ＲＯＭ−Ｏのアドレス空間を示していても、チップセレ
クト信号（ＣＳ０）がハイレベルとなり、ＲＯＭ−Ｉの
データが読み出されていた。
【００１１】本実施例の動作について、下記プログラム
を用いて説明する。図７は下記プロ ＬＤ ＩＸ，００００Ｈ ＬＤ Ａ，［ＩＸ］ ＬＤ ＩＸ，Ｃ０００Ｈ ＬＤ ［ＩＸ］，Ａ ＬＤ ＩＸ，０００１Ｈ ＬＤ Ａ，［ＩＸ］ ＬＤ ＩＸ，Ｃ００１Ｈ ＬＤ ［ＩＸ］，Ａ ： ： （略） ： ＬＤ ＩＸ，３ＦＦＦＨ ＬＤ Ａ，［ＩＸ］ ＬＤ ＩＸ，ＦＦＦＦＨ ＬＤ：転送命令 ＩＸ：インデックスレジスタ Ａ：デ
ータレジスタ ［ＩＸ］：インデックスレジスタで指定されたアドレス
のデータ グラム実行中のタイミングチャートである。７０１はＣ
ＰＵの動作クロック、７０２はプログラムカウンタのデ
ータ、７０３はインデックスレジスタのデータ、７０４
はアドレスバスのデータ、７０５はデータバスのデー
タ、７０６は外部バスのデータ、７０７はＣＰＵのリー
ド信号（ハイレベルでリード）、７０８はＣＰＵのライ
ト信号（ハイレベルでライト）、７０９はＲＯＭ−Ｉの
チップセレクト信号（ハイレベルでセレクト）、７１０
はＲＡＭ−Ｉのチップセレクト信号（ハイレベルでセレ
クト）、７１１はＲＯＭ−Ｏのチップセレクト信号（ハ
イレベルでセレクト）、７１２はＲＡＭ−Ｏのチップセ
レクト信号（ハイレベルでセレクト）である。最初の命
令（ＬＤ ＩＸ，００００Ｈ）で、インデックスレジス
タに００００Ｈを書き込む。次の命令（ＬＤ Ａ，［Ｉ
Ｘ］）で、インデックスレジスタで指定されたアドレス
００００Ｈ番地（ＲＯＭ−Ｉの先頭番地）のデータを、
データバスを通じデータレジスタに書き込もうとする
が、プログラムカウンタの値（６００１Ｈ）がＲＯＭ−
Ｏのアドレス空間を示しているため、ＲＯＭ−Ｉのチッ
プセレクト信号（ＣＳ０）がロウレベルのままで、アド
レス００００Ｈ番地のデータはデータバスに出力されな
い。そのため、データレジスタには不定のデータが書き
込まれてしまう。次の命令（ＬＤ ＩＸ，Ｃ０００Ｈ）
でインデックスレジスタにＣ０００Ｈを書き込む。次の
命令（ＬＤ ［ＩＸ］，Ａ）でデータレジスタのデータ
（不定のデータ）が、インデックスレジスタで指定され
たアドレスＣ０００Ｈ番地（ＲＡＭ−Ｏの先頭番地）に
データバスおよび外部バスを通じて書き込まれる。よっ
て、ＲＯＭ−Ｉのデータをマイクロコンピュータの外部
へ出力することはできない。この他にもどんなプログラ
ムを使用してもＲＯＭ−Ｉのデータを外部に読み出すこ
とは不可能である。
を用いて説明する。図７は下記プロ ＬＤ ＩＸ，００００Ｈ ＬＤ Ａ，［ＩＸ］ ＬＤ ＩＸ，Ｃ０００Ｈ ＬＤ ［ＩＸ］，Ａ ＬＤ ＩＸ，０００１Ｈ ＬＤ Ａ，［ＩＸ］ ＬＤ ＩＸ，Ｃ００１Ｈ ＬＤ ［ＩＸ］，Ａ ： ： （略） ： ＬＤ ＩＸ，３ＦＦＦＨ ＬＤ Ａ，［ＩＸ］ ＬＤ ＩＸ，ＦＦＦＦＨ ＬＤ：転送命令 ＩＸ：インデックスレジスタ Ａ：デ
ータレジスタ ［ＩＸ］：インデックスレジスタで指定されたアドレス
のデータ グラム実行中のタイミングチャートである。７０１はＣ
ＰＵの動作クロック、７０２はプログラムカウンタのデ
ータ、７０３はインデックスレジスタのデータ、７０４
はアドレスバスのデータ、７０５はデータバスのデー
タ、７０６は外部バスのデータ、７０７はＣＰＵのリー
ド信号（ハイレベルでリード）、７０８はＣＰＵのライ
ト信号（ハイレベルでライト）、７０９はＲＯＭ−Ｉの
チップセレクト信号（ハイレベルでセレクト）、７１０
はＲＡＭ−Ｉのチップセレクト信号（ハイレベルでセレ
クト）、７１１はＲＯＭ−Ｏのチップセレクト信号（ハ
イレベルでセレクト）、７１２はＲＡＭ−Ｏのチップセ
レクト信号（ハイレベルでセレクト）である。最初の命
令（ＬＤ ＩＸ，００００Ｈ）で、インデックスレジス
タに００００Ｈを書き込む。次の命令（ＬＤ Ａ，［Ｉ
Ｘ］）で、インデックスレジスタで指定されたアドレス
００００Ｈ番地（ＲＯＭ−Ｉの先頭番地）のデータを、
データバスを通じデータレジスタに書き込もうとする
が、プログラムカウンタの値（６００１Ｈ）がＲＯＭ−
Ｏのアドレス空間を示しているため、ＲＯＭ−Ｉのチッ
プセレクト信号（ＣＳ０）がロウレベルのままで、アド
レス００００Ｈ番地のデータはデータバスに出力されな
い。そのため、データレジスタには不定のデータが書き
込まれてしまう。次の命令（ＬＤ ＩＸ，Ｃ０００Ｈ）
でインデックスレジスタにＣ０００Ｈを書き込む。次の
命令（ＬＤ ［ＩＸ］，Ａ）でデータレジスタのデータ
（不定のデータ）が、インデックスレジスタで指定され
たアドレスＣ０００Ｈ番地（ＲＡＭ−Ｏの先頭番地）に
データバスおよび外部バスを通じて書き込まれる。よっ
て、ＲＯＭ−Ｉのデータをマイクロコンピュータの外部
へ出力することはできない。この他にもどんなプログラ
ムを使用してもＲＯＭ−Ｉのデータを外部に読み出すこ
とは不可能である。
【００１２】本実施例では内部ＲＯＭのアドレス入力に
はアドレスバスを接続し、チップセレクト信号にアドレ
スバスとプログラムカウンタのデータを使用している
が、この他にも内部ＲＯＭのアドレス入力にプログラム
カウンタのデータを入力し、チップセレクト信号にアド
レスバスとプログラムカウンタのデータを入力したりす
ることもできる。その他に、リード信号にＡＮＤゲート
などを追加し、リード信号がハイレベルにならないよう
に制御することも考えられる。また、内部のＲＯＭ空間
すべてを読み出せなくするのではなく、ある一部のＲＯ
Ｍ空間だけ読み出せなくすることもできる。
はアドレスバスを接続し、チップセレクト信号にアドレ
スバスとプログラムカウンタのデータを使用している
が、この他にも内部ＲＯＭのアドレス入力にプログラム
カウンタのデータを入力し、チップセレクト信号にアド
レスバスとプログラムカウンタのデータを入力したりす
ることもできる。その他に、リード信号にＡＮＤゲート
などを追加し、リード信号がハイレベルにならないよう
に制御することも考えられる。また、内部のＲＯＭ空間
すべてを読み出せなくするのではなく、ある一部のＲＯ
Ｍ空間だけ読み出せなくすることもできる。
【００１３】次に内部ＲＯＭの構造を変えた実施例につ
いて二つの例を挙げ説明する。一つ目は図３に示すよう
に、アドレス入力信号にＡＮＤゲート３０４を追加し、
チップセレクト信号にアドレスバスを入力とするＮＯＲ
ゲート３０１の出力を接続した例である。この例では、
プログラムカウンタの値がＲＯＭ−Ｉのアドレス空間を
示していない場合、ＲＯＭ−Ｉのアドレス入力がアドレ
スバスの値と無関係に００００Ｈ番地となる。そのた
め、データバスにはアドレス００００Ｈ番地のデータの
みが出力される。図３では００００Ｈ番地が選択されて
いるが、この他にも多々のアドレス指定方法が考えられ
る。
いて二つの例を挙げ説明する。一つ目は図３に示すよう
に、アドレス入力信号にＡＮＤゲート３０４を追加し、
チップセレクト信号にアドレスバスを入力とするＮＯＲ
ゲート３０１の出力を接続した例である。この例では、
プログラムカウンタの値がＲＯＭ−Ｉのアドレス空間を
示していない場合、ＲＯＭ−Ｉのアドレス入力がアドレ
スバスの値と無関係に００００Ｈ番地となる。そのた
め、データバスにはアドレス００００Ｈ番地のデータの
みが出力される。図３では００００Ｈ番地が選択されて
いるが、この他にも多々のアドレス指定方法が考えられ
る。
【００１４】二つ目は図４に示すように、データ出力に
ＡＮＤゲート４０４およびクロックドバッファ４０５を
追加し、チップセレクト信号にアドレスバスを入力とす
るＮＯＲゲート４０１の出力を接続した例である。この
例では、プログラムカウンタの値がＲＯＭ−Ｉのアドレ
ス空間を示していない場合、ＲＯＭ−Ｉのデータがデー
タバスに出力されず、００Ｈのデータがデータバスに出
力される。図４では００Ｈのデータが出力されている
が、この他にも多々のデータ出力方法が考えられる。
ＡＮＤゲート４０４およびクロックドバッファ４０５を
追加し、チップセレクト信号にアドレスバスを入力とす
るＮＯＲゲート４０１の出力を接続した例である。この
例では、プログラムカウンタの値がＲＯＭ−Ｉのアドレ
ス空間を示していない場合、ＲＯＭ−Ｉのデータがデー
タバスに出力されず、００Ｈのデータがデータバスに出
力される。図４では００Ｈのデータが出力されている
が、この他にも多々のデータ出力方法が考えられる。
【００１５】
【発明の効果】以上述べた様に、本発明のデータ処理装
置は内蔵のプログラムメモリのデータを外部へ出力させ
ることができないため、第三者にプログラムを読みとら
れたり、マイクロコンピュータを使用したシステムのコ
ピー（真似）を防止することができる。
置は内蔵のプログラムメモリのデータを外部へ出力させ
ることができないため、第三者にプログラムを読みとら
れたり、マイクロコンピュータを使用したシステムのコ
ピー（真似）を防止することができる。
【図１】本発明の実施例のマイクロコンピュータとメモ
リのシステム図である。
リのシステム図である。
【図２】本発明の実施例の内蔵ＲＯＭの構成図１であ
る。
る。
【図３】本発明の実施例の内蔵ＲＯＭの構成図２であ
る。
る。
【図４】本発明の実施例の内蔵ＲＯＭの構成図３であ
る。
る。
【図５】バスコントローラの構成図である。
【図６】メモリマップ図である。
【図７】本発明の実施例のタイミングチャートである。
【図８】従来例のマイクロコンピュータとメモリのシス
テム図である。
テム図である。
【図９】従来例の内蔵ＲＯＭの構成図である。
【図１０】従来例のタイミングチャートである。
１０１，８０１ マイクロコンピュータ １０２，８０２ ＣＰＵ １０３，８０３ 内部ＲＯＭ １０４，８０４ 内部ＲＡＭ １０５，８０５ 外部ＲＯＭ １０６，８０６ 外部ＲＡＭ １０７，８０７ プログラムカウンタ １０８，８０８ インデックスレジスタ １０９，８０９ データレジスタ １１０，８１０ アドレスセレクタ １１１，８１１ バスコントローラ １１２，８１２ アドレスバス １１３，８１３ データバス １１４，８１４ 外部バス １１５，８１５ プログラムカウンタデータ １１６，８１６ インデックスレジスタデータ ２０１，２０２，３０１，３０２，４０１，４０２，９
０１ ＮＯＲゲート ２０３，３０３，３０４，４０３，４０４，４０６ Ａ
ＮＤゲート ４０５，５０４，５０５ クロックドバッファ ５０１ 外部メモリアドレス信号 ５０２ 外部メモリライト信号 ５０３ 外部メモリリード信号 ７０１，１００１ ＣＰＵ動作クロック ７０２，１００２ プログラムカウンタデータ ７０３，１００３ インデックスレジスタデータ ７０４，１００４ アドレスバスデータ ７０５，１００５ データバスデータ ７０６，１００６ 外部バスデータ ７０７，１００７ リード信号 ７０８，１００８ ライト信号 ７０９，１００９ 内部ＲＯＭチップセレクト信号 ７１０，１０１０ 内部ＲＡＭチップセレクト信号 ７１１，１０１１ 外部ＲＯＭチップセレクト信号 ７１２，１０１２ 外部ＲＡＭチップセレクト信号
０１ ＮＯＲゲート ２０３，３０３，３０４，４０３，４０４，４０６ Ａ
ＮＤゲート ４０５，５０４，５０５ クロックドバッファ ５０１ 外部メモリアドレス信号 ５０２ 外部メモリライト信号 ５０３ 外部メモリリード信号 ７０１，１００１ ＣＰＵ動作クロック ７０２，１００２ プログラムカウンタデータ ７０３，１００３ インデックスレジスタデータ ７０４，１００４ アドレスバスデータ ７０５，１００５ データバスデータ ７０６，１００６ 外部バスデータ ７０７，１００７ リード信号 ７０８，１００８ ライト信号 ７０９，１００９ 内部ＲＯＭチップセレクト信号 ７１０，１０１０ 内部ＲＡＭチップセレクト信号 ７１１，１０１１ 外部ＲＯＭチップセレクト信号 ７１２，１０１２ 外部ＲＡＭチップセレクト信号
Claims (3)
- 【請求項１】命令情報を記憶する命令情報記憶手段と、
次に実行する命令の記憶番地を記憶する命令番地記憶手
段と、前記命令情報記憶手段の記憶番地と数値情報を記
憶する数値情報記憶手段の記憶番地を指定する記憶番地
指定手段を有するデータ処理装置において、前記命令番
地記憶手段の記憶番地の値が前記命令情報記憶手段の記
憶番地内にない場合、前記記憶番地指定手段が前記命令
情報記憶手段の記憶番地を指定しても、前記命令情報記
憶手段の命令情報がデータ転送手段へ出力されないこと
を特徴とするデータ処理装置。 - 【請求項２】請求項１記載のデータ処理装置において、
前記命令番地記憶手段の記憶番地の値が前記命令情報記
憶手段の記憶番地内にない場合、前記記憶番地指定手段
が前記命令情報記憶手段の記憶番地を指定しても、前記
命令情報記憶手段の命令情報が前記記憶番地指定手段で
指定された番地と異なる番地の記憶情報をデータ転送手
段に出力することを特徴とするデータ処理装置。 - 【請求項３】請求項１記載のデータ処理装置において、
前記命令番地記憶手段の記憶番地の値が前記命令情報記
憶手段の記憶番地内にない場合、前記記憶番地指定手段
が前記命令情報記憶手段の記憶番地を指定しても、前記
命令情報記憶手段の命令情報が前記記憶番地指定手段で
指定された番地の記憶情報と異なる記憶情報をデータ転
送手段に出力することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076691A JPH08272603A (ja) | 1995-03-31 | 1995-03-31 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076691A JPH08272603A (ja) | 1995-03-31 | 1995-03-31 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08272603A true JPH08272603A (ja) | 1996-10-18 |
Family
ID=13612504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7076691A Pending JPH08272603A (ja) | 1995-03-31 | 1995-03-31 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08272603A (ja) |
-
1995
- 1995-03-31 JP JP7076691A patent/JPH08272603A/ja active Pending
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