JPH04352477A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
- Publication number
- JPH04352477A JPH04352477A JP12737291A JP12737291A JPH04352477A JP H04352477 A JPH04352477 A JP H04352477A JP 12737291 A JP12737291 A JP 12737291A JP 12737291 A JP12737291 A JP 12737291A JP H04352477 A JPH04352477 A JP H04352477A
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- JP
- Japan
- Prior art keywords
- region
- conductivity type
- drain
- type semiconductor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は縦方向に電流の経路を有
する縦形電界効果型半導体装置に関し、特にその内部に
形成される逆方向並列接続のダイオードの特性改善に関
する。
する縦形電界効果型半導体装置に関し、特にその内部に
形成される逆方向並列接続のダイオードの特性改善に関
する。
【０００２】
【従来の技術】図２は電界効果型半導体装置のチップパ
ターン図、図３は従来の電界効果型半導体装置としての
Ｎチャネル型パワーＭＯＳ電界効果トランジスタを示す
図２のＡ−Ａ線断面図であり、図において、１ａはｎ＋
ドレイン領域、１ｂはｎ＋ ドレイン領域１ａの表面
に形成された第１導電形ドレインドレイン基板としての
ｎ−ドレイン領域、２はｎ− ドレイン領域１ｂの表面
に複数個形成された第２導電形半導体領域としてのｐ形
半導体領域、２ａはｐ形半導体領域２内からｎ＋ ドレ
イン領域１ａ側に凸形に突出したｐ＋ 半導体領域、３
はｐ形半導体領域２内に中央部を開けて形成された第１
導電形ソース領域としてのｎ＋ ソース領域、４はｎ−
ドレイン領域１ｂとｎ＋ ソース領域３との間のチャ
ネル形成領域、５はチャネル形成領域４を覆うゲート絶
縁膜、６はゲート絶縁膜５上に形成されたゲート電極、
７はｎ＋ ソース領域３の表面の一部とｎ＋ ソース領
域３の中央部のｐ形半導体領域２とを短絡して接続する
ソース電極、８はソース電極７とゲート電極６とを絶縁
する層間絶縁膜、９はｎ＋ ドレイン領域１ａの裏面に
形成されたドレイン電極、１０はゲートボンディングパ
ット、２０はゲートボンディングパット１０に囲まれた
パワーＭＯＳ電界効果トランジスタ（以下、ＦＥＴと称
す）の基本ユニットセル領域である。
ターン図、図３は従来の電界効果型半導体装置としての
Ｎチャネル型パワーＭＯＳ電界効果トランジスタを示す
図２のＡ−Ａ線断面図であり、図において、１ａはｎ＋
ドレイン領域、１ｂはｎ＋ ドレイン領域１ａの表面
に形成された第１導電形ドレインドレイン基板としての
ｎ−ドレイン領域、２はｎ− ドレイン領域１ｂの表面
に複数個形成された第２導電形半導体領域としてのｐ形
半導体領域、２ａはｐ形半導体領域２内からｎ＋ ドレ
イン領域１ａ側に凸形に突出したｐ＋ 半導体領域、３
はｐ形半導体領域２内に中央部を開けて形成された第１
導電形ソース領域としてのｎ＋ ソース領域、４はｎ−
ドレイン領域１ｂとｎ＋ ソース領域３との間のチャ
ネル形成領域、５はチャネル形成領域４を覆うゲート絶
縁膜、６はゲート絶縁膜５上に形成されたゲート電極、
７はｎ＋ ソース領域３の表面の一部とｎ＋ ソース領
域３の中央部のｐ形半導体領域２とを短絡して接続する
ソース電極、８はソース電極７とゲート電極６とを絶縁
する層間絶縁膜、９はｎ＋ ドレイン領域１ａの裏面に
形成されたドレイン電極、１０はゲートボンディングパ
ット、２０はゲートボンディングパット１０に囲まれた
パワーＭＯＳ電界効果トランジスタ（以下、ＦＥＴと称
す）の基本ユニットセル領域である。
【０００３】次に動作について説明する。ドレイン電極
９とソース電極７間にドレイン電圧を印加した状態でゲ
ート電極６とソース電極７間にゲート電圧を印加すると
、チャネル形成領域４にチャネルが形成され、ドレイン
電極９とソース電極７間にドレイン電流が流れる。この
時、ゲート電極６とソース電極７間に印加するゲート電
圧を制御することによって、ドレイン電極９とソース電
極７間を流れるドレイン電流を制御することができる。 ソースでんきょく７によるｐ形半導体領域２とｎ＋ ソ
ース領域３との短絡は、チャネル形成領域４に電位を固
定させるために不可欠である。ドレイン・ソース間の耐
圧は、ゲート電極６とソース電極７とを短絡しｎ− ド
レイン領域１ｂとｐ形半導体領域２で形成されるダイオ
ードの耐圧に等しく、このダイオードはパワーＭＯＳＦ
ＥＴに対して逆並列接続されて内蔵される。
９とソース電極７間にドレイン電圧を印加した状態でゲ
ート電極６とソース電極７間にゲート電圧を印加すると
、チャネル形成領域４にチャネルが形成され、ドレイン
電極９とソース電極７間にドレイン電流が流れる。この
時、ゲート電極６とソース電極７間に印加するゲート電
圧を制御することによって、ドレイン電極９とソース電
極７間を流れるドレイン電流を制御することができる。 ソースでんきょく７によるｐ形半導体領域２とｎ＋ ソ
ース領域３との短絡は、チャネル形成領域４に電位を固
定させるために不可欠である。ドレイン・ソース間の耐
圧は、ゲート電極６とソース電極７とを短絡しｎ− ド
レイン領域１ｂとｐ形半導体領域２で形成されるダイオ
ードの耐圧に等しく、このダイオードはパワーＭＯＳＦ
ＥＴに対して逆並列接続されて内蔵される。
【０００４】このダイオードの順方向に電流を流すと、
ｎ− ドレイン領域１ｂに少数キャリアが注入される。 この少数キャリアは逆回復時に逆回復電流として取り除
かれ、この過程で逆回復電流の一部がｎ＋ ソース領域
３下を流れると、ｎ＋ ソース領域３とｐ形半導体領域
２とｎ− ドレイン領域１ｂから構成される寄生バイポ
ーラトランジスタが動作し、パワーＭＯＳＦＥＴの破壊
に至る。 この破壊を一般にｄｉ／ｄｔと呼ぶ。そして、この破壊
箇所はゲートボンディングパット１０、ゲート電極６近
傍のセルに集中している。この現象はゲートボンディン
グパット１０、ゲート電極６直下にもｐ＋ 形半導体領
域２ａが存在してｎ−ドレイン領域１ｂとの間でｐｎ接
合ダイオードが形成されるため、セルの内蔵ダイオード
と同様に順方向電圧印加時に少数キャリアが注入される
と逆回復電流の一部がゲートボンディングパット１０も
しくはゲート電極６近傍のセルへ集中して流れ、セルの
寄生バイポーラトランジスタを動作させてセルを破壊す
るものと考えられる。
ｎ− ドレイン領域１ｂに少数キャリアが注入される。 この少数キャリアは逆回復時に逆回復電流として取り除
かれ、この過程で逆回復電流の一部がｎ＋ ソース領域
３下を流れると、ｎ＋ ソース領域３とｐ形半導体領域
２とｎ− ドレイン領域１ｂから構成される寄生バイポ
ーラトランジスタが動作し、パワーＭＯＳＦＥＴの破壊
に至る。 この破壊を一般にｄｉ／ｄｔと呼ぶ。そして、この破壊
箇所はゲートボンディングパット１０、ゲート電極６近
傍のセルに集中している。この現象はゲートボンディン
グパット１０、ゲート電極６直下にもｐ＋ 形半導体領
域２ａが存在してｎ−ドレイン領域１ｂとの間でｐｎ接
合ダイオードが形成されるため、セルの内蔵ダイオード
と同様に順方向電圧印加時に少数キャリアが注入される
と逆回復電流の一部がゲートボンディングパット１０も
しくはゲート電極６近傍のセルへ集中して流れ、セルの
寄生バイポーラトランジスタを動作させてセルを破壊す
るものと考えられる。
【０００５】
【発明が解決しようとする課題】従来の電界効果型半導
体装置は以上のように構成されているので、内蔵する逆
方向並列接続ダイオードのｄｉ／ｄｔ耐量の向上を図る
ために、ｎ− ドレイン領域１ｂに金、白金等の重金属
を拡散したり、電子線等を照射して内蔵ダイオードの逆
回復時間を短くしているので、相反関係にあるオン抵抗
が大きくなるという問題があった。本発明は上記によう
な問題を解決するためになされたもので、オン抵抗の上
昇を抑えた上で内蔵ダイオードのｄｉ／ｄｔ耐量を向上
できる電界効果型半導体装置を提供することを目的とす
る。
体装置は以上のように構成されているので、内蔵する逆
方向並列接続ダイオードのｄｉ／ｄｔ耐量の向上を図る
ために、ｎ− ドレイン領域１ｂに金、白金等の重金属
を拡散したり、電子線等を照射して内蔵ダイオードの逆
回復時間を短くしているので、相反関係にあるオン抵抗
が大きくなるという問題があった。本発明は上記によう
な問題を解決するためになされたもので、オン抵抗の上
昇を抑えた上で内蔵ダイオードのｄｉ／ｄｔ耐量を向上
できる電界効果型半導体装置を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明は、第１導電形ド
レイン基板と、前記第１導電形ドレイン基板表面に形成
された第２導電形半導体領域と、前記第２導電形半導体
領域内の表面に中央部を開けて形成された出１導電形ソ
ース領域と、前記第１導電形ドレイン基板と前記第１導
電形ソース領域との間の前記第２導電形半導体領域の表
面にゲート絶縁膜を介して形成されたゲート電極と、前
記第一導電形ソース領域および前記第２導電形半導体領
域上に形成されたソース電極と、前記第１ドレイン基板
の裏面に形成されたドレイン電極と、前記各領域を取り
囲むように前記第１ドレイン基板表面に形成されたゲー
トボンディングパットを有する電界効果型半導体装置に
おいて、前記ゲート電極下および前記ゲートボンディン
グパット下の第２導電形半導体領域近傍のみに重金属に
よる拡散領域を形成するように構成したものである。
レイン基板と、前記第１導電形ドレイン基板表面に形成
された第２導電形半導体領域と、前記第２導電形半導体
領域内の表面に中央部を開けて形成された出１導電形ソ
ース領域と、前記第１導電形ドレイン基板と前記第１導
電形ソース領域との間の前記第２導電形半導体領域の表
面にゲート絶縁膜を介して形成されたゲート電極と、前
記第一導電形ソース領域および前記第２導電形半導体領
域上に形成されたソース電極と、前記第１ドレイン基板
の裏面に形成されたドレイン電極と、前記各領域を取り
囲むように前記第１ドレイン基板表面に形成されたゲー
トボンディングパットを有する電界効果型半導体装置に
おいて、前記ゲート電極下および前記ゲートボンディン
グパット下の第２導電形半導体領域近傍のみに重金属に
よる拡散領域を形成するように構成したものである。
【０００７】
【作用】本発明によれば、ゲートボンディングパットお
よびゲート電極下の内蔵ダイオードに順方向電圧を印加
した時に、逆回復電流の一部がゲートボンディングパッ
トおよびゲート電極近傍のセルへ流れこまないようにし
てセルの寄生バイポーラトランジスタの動作を防止する
。
よびゲート電極下の内蔵ダイオードに順方向電圧を印加
した時に、逆回復電流の一部がゲートボンディングパッ
トおよびゲート電極近傍のセルへ流れこまないようにし
てセルの寄生バイポーラトランジスタの動作を防止する
。
【０００８】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明に係る電界効果型半導体装置としての
Ｎチャネル型パワーＭＯＳＦＥＴの一実施例を示す図２
のＡ−Ａ線断面図であり、図において、１ａはｎ＋ ド
レイン領域、１ｂはｎ＋ ドレイン領域１ａの表面に形
成された第１導電形ドレインドレイン基板としてのｎ−
ドレイン領域、２はｎ− ドレイン領域１ｂの表面に複
数個形成された第２導電形半導体領域としてのｐ形半導
体領域、２ａはｐ形半導体領域２内からｎ＋ ドレイン
領域１ａ側に凸形に突出したｐ＋ 半導体領域、３はｐ
形半導体領域２内に中央部を開けて形成された第１導電
形ソース領域としてのｎ＋ ソース領域、４はｎ−ドレ
イン領域１ｂとｎ＋ ソース領域３との間のチャネル形
成領域、５はチャネル形成領域４を覆うゲート絶縁膜で
ある。
る。図１は本発明に係る電界効果型半導体装置としての
Ｎチャネル型パワーＭＯＳＦＥＴの一実施例を示す図２
のＡ−Ａ線断面図であり、図において、１ａはｎ＋ ド
レイン領域、１ｂはｎ＋ ドレイン領域１ａの表面に形
成された第１導電形ドレインドレイン基板としてのｎ−
ドレイン領域、２はｎ− ドレイン領域１ｂの表面に複
数個形成された第２導電形半導体領域としてのｐ形半導
体領域、２ａはｐ形半導体領域２内からｎ＋ ドレイン
領域１ａ側に凸形に突出したｐ＋ 半導体領域、３はｐ
形半導体領域２内に中央部を開けて形成された第１導電
形ソース領域としてのｎ＋ ソース領域、４はｎ−ドレ
イン領域１ｂとｎ＋ ソース領域３との間のチャネル形
成領域、５はチャネル形成領域４を覆うゲート絶縁膜で
ある。
【０００９】６はゲート絶縁膜５上に形成されたゲート
電極、７はｎ＋ ソース領域３の表面の一部とｎ＋ ソ
ース領域３の中央部のｐ形半導体領域２とを短絡して接
続するソース電極、８はソース電極７とゲート電極６と
を絶縁する層間絶縁膜、９はｎ＋ドレイン領域１ａの裏
面に形成されたドレイン電極、１０はゲートボンディン
グパット、２０はゲートボンディングパット１０に囲ま
れたパワーＭＯＳＦＥＴの基本ユニットセル領域である
。また、１１は本発明の特徴である金、白金等の重金属
拡散領域であり、ゲートボンディングパット１０および
ゲート電極６下のｐ＋ 半導体領域２ａ近傍のｎ− ド
レイン領域１ｂに形成されている。
電極、７はｎ＋ ソース領域３の表面の一部とｎ＋ ソ
ース領域３の中央部のｐ形半導体領域２とを短絡して接
続するソース電極、８はソース電極７とゲート電極６と
を絶縁する層間絶縁膜、９はｎ＋ドレイン領域１ａの裏
面に形成されたドレイン電極、１０はゲートボンディン
グパット、２０はゲートボンディングパット１０に囲ま
れたパワーＭＯＳＦＥＴの基本ユニットセル領域である
。また、１１は本発明の特徴である金、白金等の重金属
拡散領域であり、ゲートボンディングパット１０および
ゲート電極６下のｐ＋ 半導体領域２ａ近傍のｎ− ド
レイン領域１ｂに形成されている。
【００１０】上記の構成において、パワーＭＯＳＦＥＴ
のゲートボンディングパット１０およゲート電極６下の
ｐ＋ 形半導体領域２ａ近傍のみに金、白金等の重金属
が拡散されているので、内蔵ダイオードに順方向電圧を
印加した時に注入された少数キャリアは、逆回復時に拡
散された重金属の効果により消滅する。したがって、逆
回復電流の一部がゲートボンディングパット１０および
ゲート電極６近傍のセルへ集中して流れることがなく、
セル破壊（ｄｉ／ｄｔ破壊）が防止され破壊耐量が向上
する。また、セル領域に金、白金等の重金属が拡散され
ていないため、オン抵抗は全く上昇しない。
のゲートボンディングパット１０およゲート電極６下の
ｐ＋ 形半導体領域２ａ近傍のみに金、白金等の重金属
が拡散されているので、内蔵ダイオードに順方向電圧を
印加した時に注入された少数キャリアは、逆回復時に拡
散された重金属の効果により消滅する。したがって、逆
回復電流の一部がゲートボンディングパット１０および
ゲート電極６近傍のセルへ集中して流れることがなく、
セル破壊（ｄｉ／ｄｔ破壊）が防止され破壊耐量が向上
する。また、セル領域に金、白金等の重金属が拡散され
ていないため、オン抵抗は全く上昇しない。
【００１１】なお、上記実施例においてはｎチャネル形
パワーＭＯＳＦＥＴについて説明したが、ｐチャネルパ
ワーＭＯＳＦＥＴでも同様な効果を得ることができる。
パワーＭＯＳＦＥＴについて説明したが、ｐチャネルパ
ワーＭＯＳＦＥＴでも同様な効果を得ることができる。
【００１２】
【発明の効果】以上のように本発明によれば、電界効果
型半導体装置のゲートボンディングパットおよゲート電
極下の半導体領域近傍のみに金、白金等の重金属拡散領
域を形成したので、オン抵抗の上昇を抑えた上で内蔵ダ
イオードのｄｉ／ｄｔ破壊耐量を向上できるという効果
がある。
型半導体装置のゲートボンディングパットおよゲート電
極下の半導体領域近傍のみに金、白金等の重金属拡散領
域を形成したので、オン抵抗の上昇を抑えた上で内蔵ダ
イオードのｄｉ／ｄｔ破壊耐量を向上できるという効果
がある。
【図１】本発明に係るＮチャネル型パワーＭＯＳＦＥＴ
の一実施例を示す図２のＡ−Ａ線断面図である。
の一実施例を示す図２のＡ−Ａ線断面図である。
【図２】電界効果型半導体装置のチップパッケージ図で
ある。
ある。
【図３】従来のＮチャネル型パワーＭＯＳＦＥＴを示す
図２のＡ−Ａ線断面図である。
図２のＡ−Ａ線断面図である。
１ａ ｎ＋ ドレイン領域
１ｂ ｎ− ドレイン領域
２ ｐ形半導体領域
２ａ ｐ＋ 形半導体領域
３ ｎ＋ ソース領域
４ チャネル形成領域
５ ゲート絶縁膜
６ ゲート電極
７ ソース電極
８ 層間絶縁膜
９ ドレイン電極
１０ ゲートボンディングパット１１ 重
金属拡散領域
金属拡散領域
Claims (1)
- 【請求項１】 第１導電形ドレイン基板と、前記第１
導電形ドレイン基板表面に形成された第２導電形半導体
領域と、前記第２導電形半導体領域内の表面に中央部を
開けて形成された出１導電形ソース領域と、前記第１導
電形ドレイン基板と前記第１導電形ソース領域との間の
前記第２導電形半導体領域の表面にゲート絶縁膜を介し
て形成されたゲート電極と、前記第一導電形ソース領域
および前記第２導電形半導体領域上に形成されたソース
電極と、前記第１ドレイン基板の裏面に形成されたドレ
イン電極と、前記各領域を取り囲むように前記第１ドレ
イン基板表面に形成されたゲートボンディングパットを
有する電界効果型半導体装置において、前記ゲート電極
下および前記ゲートボンディングパット下の第２導電形
半導体領域近傍のみに重金属による拡散領域を形成する
ように構成したことを特徴とする電界効果型半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12737291A JPH04352477A (ja) | 1991-05-30 | 1991-05-30 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12737291A JPH04352477A (ja) | 1991-05-30 | 1991-05-30 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352477A true JPH04352477A (ja) | 1992-12-07 |
Family
ID=14958351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12737291A Pending JPH04352477A (ja) | 1991-05-30 | 1991-05-30 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352477A (ja) |
-
1991
- 1991-05-30 JP JP12737291A patent/JPH04352477A/ja active Pending
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