JPH04354033A - ウォッチドッグ回路 - Google Patents
ウォッチドッグ回路Info
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- JPH04354033A JPH04354033A JP3156150A JP15615091A JPH04354033A JP H04354033 A JPH04354033 A JP H04354033A JP 3156150 A JP3156150 A JP 3156150A JP 15615091 A JP15615091 A JP 15615091A JP H04354033 A JPH04354033 A JP H04354033A
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- JP
- Japan
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- diagnostic pulse
- timer
- control device
- pulse
- diagnostic
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- Pending
Links
- 230000005856 abnormality Effects 0.000 claims abstract description 27
- 238000001514 detection method Methods 0.000 claims description 8
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 238000003708 edge detection Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は制御装置の暴走などの
異常を検出するためのウォッチドッグ回路に関する。
異常を検出するためのウォッチドッグ回路に関する。
【０００２】
【従来の技術】ウォッチドッグ回路は，制御系の暴走な
どの異常を検出する回路であり，人命に係わる装置の制
御においては最も重要な回路である。
どの異常を検出する回路であり，人命に係わる装置の制
御においては最も重要な回路である。
【０００３】たとえば自動車に設けられるアンチロック
ブレーキ制御回路では車輪のロックを防止することによ
りブレーキ作用を高めており，確実で安全な停止が行な
える様にしている。アンチロックブレーキ制御回路にお
いては高信頼性が要求されるため，並列冗長をとった２
台の制御装置と，この２台の制御装置を診断する専用の
診断回路を設けることにより２台の制御装置の異常を検
出している。
ブレーキ制御回路では車輪のロックを防止することによ
りブレーキ作用を高めており，確実で安全な停止が行な
える様にしている。アンチロックブレーキ制御回路にお
いては高信頼性が要求されるため，並列冗長をとった２
台の制御装置と，この２台の制御装置を診断する専用の
診断回路を設けることにより２台の制御装置の異常を検
出している。
【０００４】
【発明が解決しようとする課題】しかしながら，上述し
た従来のウォッチドッグ回路においては診断回路が故障
した場合には，制御装置の異常検出ができず目的とする
制御動作が得られない。また制御装置の外部に専用の診
断回路が必要なため回路規模が大きくなり，小型化は困
難である。さらに部品数の増大によりコストの低減も図
ることができない。
た従来のウォッチドッグ回路においては診断回路が故障
した場合には，制御装置の異常検出ができず目的とする
制御動作が得られない。また制御装置の外部に専用の診
断回路が必要なため回路規模が大きくなり，小型化は困
難である。さらに部品数の増大によりコストの低減も図
ることができない。
【０００５】この発明は，専用の診断回路を設けなくと
も制御装置の異常を検出できるようにすることを目的と
する。
も制御装置の異常を検出できるようにすることを目的と
する。
【０００６】
【課題を解決するための手段】この発明によるウォッチ
ドッグ回路は，第１の診断パルスを定期的に出力する第
１の制御装置と，第２の診断パルスを定期的に出力する
第２の制御装置とから構成され，上記第１の制御装置が
，上記第１の診断パルスを出力するための第１の診断パ
ルス発生手段，上記第２の制御装置から出力される上記
第２の診断パルスを検出し第１の検出信号を出力する第
１の診断パルス検出手段，上記第２の診断パルスが検出
されると計時を開始する第１のタイマ，上記第１の検出
信号を検出することにより上記第１のタイマをプリセッ
トする第１のプリセット手段，および上記第１のタイマ
が所定時刻以上計時することにより上記第２の制御装置
の異常を表わす信号を出力する第１の信号出力手段を備
え，上記第２の制御装置が，上記第２の診断パルスを出
力するための第２の診断パルス発生手段，上記第１の制
御装置から出力される上記第１の診断パルスを検出し第
２の検出信号を出力する第２の診断パルス検出手段，上
記第１の診断パルスが検出されると計時を開始する第２
のタイマ，上記第１の診断パルスを検出することにより
上記第２のタイマをプリセットする第２のプリセット手
段，および上記第２のタイマが所定時刻以上計時するこ
とにより上記第１の制御装置の異常を表わす信号を出力
する第２の信号出力手段を備えたことを特徴とする。
ドッグ回路は，第１の診断パルスを定期的に出力する第
１の制御装置と，第２の診断パルスを定期的に出力する
第２の制御装置とから構成され，上記第１の制御装置が
，上記第１の診断パルスを出力するための第１の診断パ
ルス発生手段，上記第２の制御装置から出力される上記
第２の診断パルスを検出し第１の検出信号を出力する第
１の診断パルス検出手段，上記第２の診断パルスが検出
されると計時を開始する第１のタイマ，上記第１の検出
信号を検出することにより上記第１のタイマをプリセッ
トする第１のプリセット手段，および上記第１のタイマ
が所定時刻以上計時することにより上記第２の制御装置
の異常を表わす信号を出力する第１の信号出力手段を備
え，上記第２の制御装置が，上記第２の診断パルスを出
力するための第２の診断パルス発生手段，上記第１の制
御装置から出力される上記第１の診断パルスを検出し第
２の検出信号を出力する第２の診断パルス検出手段，上
記第１の診断パルスが検出されると計時を開始する第２
のタイマ，上記第１の診断パルスを検出することにより
上記第２のタイマをプリセットする第２のプリセット手
段，および上記第２のタイマが所定時刻以上計時するこ
とにより上記第１の制御装置の異常を表わす信号を出力
する第２の信号出力手段を備えたことを特徴とする。
【０００７】
【作用】この発明によると，第１の制御装置から第１の
診断パルスが定期的に出力され第２の制御装置に与えら
れ，第２の制御装置から第２の診断パルスが定期的に出
力され第１の制御装置に与えられる。所定時刻を経過し
ても第２の制御装置において第１の診断パルスの入力が
検知されないと第１の制御装置の異常を表わす信号が出
力される。また所定時刻を経過しても第１の制御装置に
おいて第２の診断パルスの入力が検知されないと第２の
制御装置の異常を表わす信号が出力される。
診断パルスが定期的に出力され第２の制御装置に与えら
れ，第２の制御装置から第２の診断パルスが定期的に出
力され第１の制御装置に与えられる。所定時刻を経過し
ても第２の制御装置において第１の診断パルスの入力が
検知されないと第１の制御装置の異常を表わす信号が出
力される。また所定時刻を経過しても第１の制御装置に
おいて第２の診断パルスの入力が検知されないと第２の
制御装置の異常を表わす信号が出力される。
【０００８】
【実施例】図１はこの発明の実施例を示すもので，ウォ
ッチドッグ回路の電気的構成を示すブロック図である。
ッチドッグ回路の電気的構成を示すブロック図である。
【０００９】ウォッチドッグ回路はＣＰＵ１０と２０と
から構成される。
から構成される。
【００１０】ＣＰＵ１０は，診断パルス発生部１１，パ
ルス・エッジ検出部１２，タイマ・プリセット信号発生
部１３およびタイマ１４を備えており，水晶振動子１５
がタイマ１４に接続されている。ＣＰＵ２０は，診断パ
ルス発生部２１，パルス・エッジ検出部２２，タイマ・
プリセット信号発生部２３，およびタイマ２４を備えて
おり，水晶振動子２５がタイマ２４に接続されている。
ルス・エッジ検出部１２，タイマ・プリセット信号発生
部１３およびタイマ１４を備えており，水晶振動子１５
がタイマ１４に接続されている。ＣＰＵ２０は，診断パ
ルス発生部２１，パルス・エッジ検出部２２，タイマ・
プリセット信号発生部２３，およびタイマ２４を備えて
おり，水晶振動子２５がタイマ２４に接続されている。
【００１１】診断パルス発生部１１によってＣＰＵ１０
の異常を検出するための診断パルスが出力される。この
診断パルスはＣＰＵ２０に含まれるパルス・エッジ検出
部２２に与えられる。
の異常を検出するための診断パルスが出力される。この
診断パルスはＣＰＵ２０に含まれるパルス・エッジ検出
部２２に与えられる。
【００１２】診断パルス発生部２１によってＣＰＵ２０
の異常を検出するための診断パルスが出力される。この
診断パルスはＣＰＵ１０に含まれるパルス・エッジ検出
部１２に与えられる。
の異常を検出するための診断パルスが出力される。この
診断パルスはＣＰＵ１０に含まれるパルス・エッジ検出
部１２に与えられる。
【００１３】タイマ１４は振動子１５の振動に応じて時
刻を計時するものであり，所定時刻以上計時することに
よりオーバーフロー信号が出力される。パルス・エッジ
検出部１２は診断パルス発生部２１から出力される診断
パルスを入力し，診断パルスのエッジを検出するもので
ある。検出された診断パルスのエッジを表わす信号はタ
イマ・プリセット信号発生部１３に与えられる。
刻を計時するものであり，所定時刻以上計時することに
よりオーバーフロー信号が出力される。パルス・エッジ
検出部１２は診断パルス発生部２１から出力される診断
パルスを入力し，診断パルスのエッジを検出するもので
ある。検出された診断パルスのエッジを表わす信号はタ
イマ・プリセット信号発生部１３に与えられる。
【００１４】タイマ・プリセット信号発生部１３はパル
ス・エッジ検出部１２から出力される診断パルスのエッ
ジを表わす信号を検出することによりタイマ１４をプリ
セットするための信号を作成し，タイマ１４に与える。 タイマ・プリセット信号が入力することによりタイマ１
４がプリセットされる。
ス・エッジ検出部１２から出力される診断パルスのエッ
ジを表わす信号を検出することによりタイマ１４をプリ
セットするための信号を作成し，タイマ１４に与える。 タイマ・プリセット信号が入力することによりタイマ１
４がプリセットされる。
【００１５】タイマ２４は振動子２５の振動に応じて時
刻を計時するものであり，所定時刻以上計時することに
よりオーバーフロー信号が出力される。パルス・エッジ
検出部２２は診断パルス発生部１１から出力される診断
パルスを入力し，診断パルスのエッジを検出するもので
ある。検出された診断パルスのエッジを表わす信号はタ
イマ・プリセット信号発生部２３に与えられる。
刻を計時するものであり，所定時刻以上計時することに
よりオーバーフロー信号が出力される。パルス・エッジ
検出部２２は診断パルス発生部１１から出力される診断
パルスを入力し，診断パルスのエッジを検出するもので
ある。検出された診断パルスのエッジを表わす信号はタ
イマ・プリセット信号発生部２３に与えられる。
【００１６】タイマ・プリセット信号発生部２３はパル
ス・エッジ検出部２２から出力される診断パルスのエッ
ジを表わす信号を検出することによりタイマ２４をプリ
セットするための信号を作成し，タイマ２４に与える。 タイマ・プリセット信号が入力することによりタイマ２
４がプリセットされる。
ス・エッジ検出部２２から出力される診断パルスのエッ
ジを表わす信号を検出することによりタイマ２４をプリ
セットするための信号を作成し，タイマ２４に与える。 タイマ・プリセット信号が入力することによりタイマ２
４がプリセットされる。
【００１７】上記において，診断パルス発生部１１およ
び２１，パルス・エッジ検出部１２および２２ならびに
タイマ・プリセット信号発生部１３および２３はハード
ウェアで構成することもできるし，ソフトウェアで構成
することもできる。
び２１，パルス・エッジ検出部１２および２２ならびに
タイマ・プリセット信号発生部１３および２３はハード
ウェアで構成することもできるし，ソフトウェアで構成
することもできる。
【００１８】図２は図１に示す回路の動作を表わすタイ
ム・チャートである。
ム・チャートである。
【００１９】ＣＰＵ１０に含まれる診断パルス発生部１
１から定期的に診断パルスが出力され，ＣＰＵ２０のパ
ルス・エッジ検出部２２に与えられる。パルス・エッジ
検出部２２によって入力する診断パルスの立上りおよび
立下りのエッジが検出され，診断パルスのエッジを表わ
す信号がタイマ・プリセット信号発生部２３に与えられ
る。
１から定期的に診断パルスが出力され，ＣＰＵ２０のパ
ルス・エッジ検出部２２に与えられる。パルス・エッジ
検出部２２によって入力する診断パルスの立上りおよび
立下りのエッジが検出され，診断パルスのエッジを表わ
す信号がタイマ・プリセット信号発生部２３に与えられ
る。
【００２０】タイマ・プリセット信号発生部２３により
診断パルスのエッジを表わす信号に応答してタイマ２４
をプリセットするための信号が作成され，タイマ２４に
与えられる。これによりタイマ２４は時刻ｔ１ および
ｔ２ においてそれぞれプリセットされる。プリセット
された後，タイマ２４は再び計時動作を開始する。
診断パルスのエッジを表わす信号に応答してタイマ２４
をプリセットするための信号が作成され，タイマ２４に
与えられる。これによりタイマ２４は時刻ｔ１ および
ｔ２ においてそれぞれプリセットされる。プリセット
された後，タイマ２４は再び計時動作を開始する。
【００２１】以上がＣＰＵ１０が正常に動いているとき
の動作である。
の動作である。
【００２２】ＣＰＵ１０が暴走し，正常に動作しなくな
ると，時刻ｔ３において診断パルス発生部１１から出力
されるべき診断パルスが出力されなくなる。このためパ
ルス・エッジ検出部２２によって診断パルスのエッジが
検出されることなく，タイマ・プリセット信号発生部２
３によってタイマ２４をプリセットするための信号が作
成されることもない。したがってタイマ２４によってプ
リセットされることなく計時動作が続けられる。タイマ
２４はプリセットされることなく所定時刻を経過した時
刻ｔ４ においてオーバーフロー信号が出力される。タ
イマ２４からオーバーフロー信号が出力されることによ
りＣＰＵ１０の異常が検出される。
ると，時刻ｔ３において診断パルス発生部１１から出力
されるべき診断パルスが出力されなくなる。このためパ
ルス・エッジ検出部２２によって診断パルスのエッジが
検出されることなく，タイマ・プリセット信号発生部２
３によってタイマ２４をプリセットするための信号が作
成されることもない。したがってタイマ２４によってプ
リセットされることなく計時動作が続けられる。タイマ
２４はプリセットされることなく所定時刻を経過した時
刻ｔ４ においてオーバーフロー信号が出力される。タ
イマ２４からオーバーフロー信号が出力されることによ
りＣＰＵ１０の異常が検出される。
【００２３】上述の説明においてはＣＰＵ１０が正常に
動作しているときおよびＣＰＵ１０に異常が発生したと
きの動作についてそれぞれ説明したがＣＰＵ２０が正常
に動作しているときおよびＣＰＵ２０に異常が発生した
ときもほぼ同じ動作となりＣＰＵ２０の異常が検出され
る。
動作しているときおよびＣＰＵ１０に異常が発生したと
きの動作についてそれぞれ説明したがＣＰＵ２０が正常
に動作しているときおよびＣＰＵ２０に異常が発生した
ときもほぼ同じ動作となりＣＰＵ２０の異常が検出され
る。
【００２４】すなわちＣＰＵ２０が正常に動作している
ときには診断パルス発生部２１によって診断パルスが出
力され，ＣＰＵ１０のパルス・エッジ検出部１２に与え
られる。 パルス・エッジ検出部１２によって診断パルスのエッジ
が検出され，タイマ・プリセット信号発生部１３により
タイマ１４をプリセットする信号が作成されタイマ１４
はプリセットされる。したがってタイマ１４からＣＰＵ
２０の異常を表わすオーバーフロー信号は出力されない
。
ときには診断パルス発生部２１によって診断パルスが出
力され，ＣＰＵ１０のパルス・エッジ検出部１２に与え
られる。 パルス・エッジ検出部１２によって診断パルスのエッジ
が検出され，タイマ・プリセット信号発生部１３により
タイマ１４をプリセットする信号が作成されタイマ１４
はプリセットされる。したがってタイマ１４からＣＰＵ
２０の異常を表わすオーバーフロー信号は出力されない
。
【００２５】ＣＰＵ２０の動作が異常になると，診断パ
ルス発生部２１から診断パルスが出力されないのでタイ
マ１４がプリセットされることもない。このためにタイ
マ１４が所定時刻を計時することによりオーバーフロー
信号が出力されＣＰＵ２０の異常が検出される。
ルス発生部２１から診断パルスが出力されないのでタイ
マ１４がプリセットされることもない。このためにタイ
マ１４が所定時刻を計時することによりオーバーフロー
信号が出力されＣＰＵ２０の異常が検出される。
【００２６】
【発明の効果】この発明によると，第１の制御装置から
第１の診断パルスが定期的に出力され第２の制御装置に
与えられ，第２の制御装置から第２の診断パルスが定期
的に出力され第１の制御装置に与えられる。所定時刻を
経過しても第２の制御装置において第１の診断パルスの
入力を検知しないと第１の制御装置の異常を表わす信号
が出力され，また所定時刻を経過しても第１の制御装置
において第２の診断パルスの入力を検知しないと第２の
制御装置の異常を表わす信号が出力される。
第１の診断パルスが定期的に出力され第２の制御装置に
与えられ，第２の制御装置から第２の診断パルスが定期
的に出力され第１の制御装置に与えられる。所定時刻を
経過しても第２の制御装置において第１の診断パルスの
入力を検知しないと第１の制御装置の異常を表わす信号
が出力され，また所定時刻を経過しても第１の制御装置
において第２の診断パルスの入力を検知しないと第２の
制御装置の異常を表わす信号が出力される。
【００２７】これにより第１の制御装置および第２の制
御装置の暴走などの異常が検出される。
御装置の暴走などの異常が検出される。
【００２８】この発明によると，専用の診断回路を設け
ずとも制御装置の異常を検出することができるようにな
る。したがって回路規模の小型化を図ることができる。 また専用の診断回路が不要なので部品点数を削減するこ
ともでき，コスト・ダウンを図ることができる。さらに
相互に監視することにより制御装置の異常を検出するの
で，一方の制御装置が故障したときには常に異常を検出
することができ信頼性が極めて高い。
ずとも制御装置の異常を検出することができるようにな
る。したがって回路規模の小型化を図ることができる。 また専用の診断回路が不要なので部品点数を削減するこ
ともでき，コスト・ダウンを図ることができる。さらに
相互に監視することにより制御装置の異常を検出するの
で，一方の制御装置が故障したときには常に異常を検出
することができ信頼性が極めて高い。
【図１】この発明の実施例を示すもので，ウォッチドッ
グ回路のブロック図である。
グ回路のブロック図である。
【図２】図１に示す回路の動作を表わすタイム・チャー
トである。
トである。
１０，２０ ＣＰＵ
１１，２１ 診断パルス発生部
１２，２２ パルス・エッジ検出部
１３，２３ タイマ・プリセット信号発生部１４，２
４ タイマ
４ タイマ
Claims (1)
- 【請求項１】 第１の診断パルスを定期的に出力する
第１の制御装置と，第２の診断パルスを定期的に出力す
る第２の制御装置とから構成され，上記第１の制御装置
が，上記第１の診断パルスを出力するための第１の診断
パルス発生手段，上記第２の制御装置から出力される上
記第２の診断パルスを検出し第１の検出信号を出力する
第１の診断パルス検出手段，上記第２の診断パルスが検
出されると計時を開始する第１のタイマ，上記第１の検
出信号を検出することにより上記第１のタイマをプリセ
ットする第１のプリセット手段，および上記第１のタイ
マが所定時刻以上計時することにより上記第２の制御装
置の異常を表わす信号を出力する第１の信号出力手段を
備え，上記第２の制御装置が，上記第２の診断パルスを
出力するための第２の診断パルス発生手段，上記第１の
制御装置から出力される上記第１の診断パルスを検出し
第２の検出信号を出力する第２の診断パルス検出手段，
上記第１の診断パルスが検出されると計時を開始する第
２のタイマ，上記第１の診断パルスを検出することによ
り上記第２のタイマをプリセットする第２のプリセット
手段，および上記第２のタイマが所定時刻以上計時する
ことにより上記第１の制御装置の異常を表わす信号を出
力する第２の信号出力手段を備えたことを特徴とする，
ウォッチドッグ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156150A JPH04354033A (ja) | 1991-05-31 | 1991-05-31 | ウォッチドッグ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156150A JPH04354033A (ja) | 1991-05-31 | 1991-05-31 | ウォッチドッグ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354033A true JPH04354033A (ja) | 1992-12-08 |
Family
ID=15621437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3156150A Pending JPH04354033A (ja) | 1991-05-31 | 1991-05-31 | ウォッチドッグ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04354033A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63147242A (ja) * | 1986-12-11 | 1988-06-20 | Yaskawa Electric Mfg Co Ltd | ウオツチドツグタイマ |
-
1991
- 1991-05-31 JP JP3156150A patent/JPH04354033A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63147242A (ja) * | 1986-12-11 | 1988-06-20 | Yaskawa Electric Mfg Co Ltd | ウオツチドツグタイマ |
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