JPH04354418A - パルス幅変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス幅変調回路に係
り、特に回路素子を高速化することなく多ビット入力デ
ータに対応することができる新規なパルス幅変調回路に
関する。

【０００２】

【従来の技術】一般に、パルス幅変調回路は、通信系の
分野や電動機の速度制御など電力制御系において、種々
使用されている。ところで、多くの発光ダイオード（以
下ＬＥＤと称す）を高密度に集積して文字や画像等を記
録する装置としてＬＥＤアレイが実用化されている。各
ＬＥＤは、１画素を形成するが、その特性は必ずしも均
一ではなく、製造工程上の理由より±３０％程度の光量
のバラツキが生ずる。そのため、従来のＬＥＤアレイの
駆動装置にあっては、特開平２−４５４７号公報にも開
示されているように、各ＬＥＤごとの光量バラツキ補正
データを記憶した補正ＲＯＭを設けておき、このＲＯＭ
から画信号の各画素に対応した補正データを読み出し、
この補正データに基づいてチョッパ発生回路にてチョッ
パ信号を発生させてドライバを駆動させていた。

【０００３】

【発明が解決しようとする課題】ところで、上記したよ
うな駆動装置においては、ＬＥＤアレイを構成する個々
のＬＥＤに対してはチョッパ発生回路が必要であるばか
りか、このチョッパ発生回路は、コンパレータやカウン
タ、フリップフロップ回路等よりなる複雑な回路構成と
なり、消費電力も大きいという問題点があった。そこで
、本出願人は、上記問題点を解決するために、パルス幅
変調手段を用いて構造が簡単で消費電力の少ないＬＥＤ
アレイ駆動装置を先の出願（特願平２−３３６１２２）
にて開示した。具体的には、図７に示すようにこの駆動
装置は、各発光素子に対して１つの基本処理ユニット２
を有しており、この前段にはデータ画信号を時系列的に
順次シフトするシフトレジスタ４が設けられている。６
は発光素子アレイ、８はクロックをカウントするカウン
タである。この基本処理ユニット２は、ラッチ回路１０
、コンパレータ１２、フリップフロップ回路１４、上記
アレイ６内の１つの発光素子を駆動するドライバ１６に
より構成されている。図中ラインクロックは、１ライン
分の画信号を取り込む期間、すなわち１ライン駆動期間
毎に作動するラッチ用クロックである。

【０００４】ここで、１画素当たりｎビットの画信号デ
ータは、シフトレジスタ４に順次印加され、この入力デ
ータはシフトレジスタ内を順次シフトされて、１ライン
分のデータがシフトレジスタ４内に取り込まれた時点で
、基本処理ユニット２内のラッチ回路１０により上記画
信号は保持される。そして、この保持信号は、次の１ラ
イン後までコンパレータ１２へ入力される。一方、クロ
ック信号はカウンタ８にてカウントされ、その出力がコ
ンパレータ１２へ入力される。このコンパレータ１２は
、ラッチ回路１０からの出力とカウンタ８からの出力を
監視しており、両者が一致した時点で一致パルスをフリ
ップフロップ回路１４へ送出し、この出力によりドライ
バ１６を駆動している。

【０００５】この駆動装置は、上述のように光素子アレ
イの各素子に対応するパルス幅決定手段をラッチ回路、
コンパレータ及びフリップフロップ回路によって構成し
、コンパレータの比較基準信号を作るカウンタは、上記
光素子全てに対して共通となっている。この構成により
、パルスの立上がりは上記光素子全て同時とし、立下が
り部分を上記コンパレータ出力により個々に決定するよ
うにしたものである。しかしながら、この装置例にあっ
ては、入力データに対応したパルス幅変調を行なう方法
として、単一のクロック信号から発生したカウンタ信号
と入力データとを比較して一致したときにパルスの発生
を停止するようにしていた。このため、この装置例にあ
ては、入力データの周波数が高くなって高速化に対応さ
せるには、入力データのビット数に比例してクロック周
波数を高くし、且つカウンタ及び比較回路を高速で動作
させなければならない。そのため、同一時間内で多ビッ
ト入力データ化するためには回路素子の高速化が課題と
なり、コスト、消費電力及び発熱などのため、高集積化
が困難となってくる。本発明は、以上のような問題点に
着目し、これを有効に解決すべく創案されたものである
。本発明の目的は、複数のクロックによりカウンタ及び
一致回路の動作速度を低速化することができるパルス幅
変調回路を提供することにある。

【０００６】

【課題を解決するための手段】本発明は、上記問題点を
解決するために、入力データをパルス幅変調するパルス
幅変調回路において、複数のクロック信号から１つのク
ロック信号を選択するクロック選択手段と、前記入力デ
ータとカウンタ信号を比較してこれらが一致した時に一
致パルスを発生する比較手段と、前記一致パルスと前記
選択されたクロック信号とに基づいてパルスの発生を停
止するパルス発生停止手段とを備え、前記入力データに
対応して発生するパルス幅を制御するように構成したも
のである。

【０００７】

【作用】本発明は、以上のように構成したので、クロッ
ク選択手段により、複数のクロック信号から１つのクロ
ック信号を選択し、一方、入力データとカウンタ信号と
が一致した時に比較手段は一致パルスを出力する。そし
て、この一致パルスと上記選択されたクロック信号に基
づいてパルス発生手段は、ドライバを駆動するパルスの
発生を停止する。

【０００８】

【実施例】以下に、本発明に係るパルス幅変調回路の一
実施例を添付図面に基づいて詳述する。本実施例におい
ては、本発明に係るパルス幅変調回路を光素子アレイ駆
動装置へ適用した場合について述べる。具体的には、図
１に示す本発明に係るパルス幅変調回路は、図７に示す
装置例の１点鎖線Ａに示す部分に適用される。また、本
実施例においては、４種類（４相）のクロック信号を用
いた場合について説明する。図１に示すように、このパ
ルス幅変調回路は、複数のクロック信号から１つのクロ
ック信号を選択するクロック選択手段としてのセレクタ
２０、入力データとカウンタ信号とを比較してこれらが
一致した時に一致パルスを発生する比較手段としての第
１一致回路２２及び第２一致回路２４、この一致パルス
と上記選択されたクロック信号とに基づいてパルスの発
生を停止するパルス発生停止手段としてのフリップフロ
ップ回路２６とにより主に構成されている。

【０００９】上記セレクタ２０は、図５に示す４つのク
ロック信号ＣＬＫＡ〜Ｄから１つのクロック信号を選択
するものであり、選択されたクロック信号は上記フリッ
プフロップ回路２６のＴ端子へ入力される。上記各クロ
ック信号ＣＬＫＡ〜Ｄは、それぞれ１／２パルス幅ずつ
順次遅延されている。具体的には、上記セレクタ２０は
、図２に示すように各クロック信号ＣＬＫＡ〜Ｄとデー
タ信号の下位２ビットデータＤＩＮ０、ＤＩＮ１等との
ナンドをとるＮＡＮＤ回路２１と、これからの出力に対
して更にナンドをとるＮＡＮＤ回路２３とにより主に構
成されている。また、ラッチ回路１０（図７参照）から
の、例えば８ビットのデータＤＩＮ０〜７の内、最下位
ビット（ＬＳＢ）ＤＩＮ０とその上位のビットデータＤ
ＩＮ１、すなわち下位２ビットは上記セレクタ２０へ入
力され、これに基づいて上記セレクタ２０は１つのクロ
ック信号を選択する。

【００１０】また、最上位ビット（ＭＳＢ）ＤＩＮ７を
含む上位６ビットデータＤＩＮ２〜７は、上記第１及び
第２一致回路２２、２４へ入力される。そして、カウン
タ信号ＣＮＴＡ０〜５は、図６に示すように、クロック
信号ＣＬＫＡを基にして、これを順次１／２分周して作
ったものであり、上記第１一致回路２２へ入力される。 また、カウンタ信号ＣＮＴＢ０〜５は、図６に示すよう
に、クロック信号ＣＬＫＣを基にして、これを順次１／
２分周して作ったものであり、上記第２一致回路２４へ
入力される。上記第１一致回路２２及び第２一致回路２
４は、それぞれ図３及び図４に示すように構成されてい
る。すなわち、第１一致回路２２は、データＤＩＮ２〜
７とこれに対応するカウンタ信号ＣＮＴＡ０〜５との排
他的論理和をとるＸＯＲ回路４０と、この出力のノアを
とるＮＯＲ回路４２と、最終段のＡＮＤ回路４４とによ
り構成されている。また、第２一致回路２４は、データ
ＤＩＮ２〜７とこれに対応するカウンタ信号ＣＮＴＢ０
〜５との排他的論理和をとるＸＯＲ回路４６と、この出
力のノアをとるＮＯＲ回路４８と、最終段のＡＮＤ回路
５０により構成されている。

【００１１】上記第１一致回路２２の出力ＥＱ１は、Ｎ
ＡＮＤ回路３０へ入力され、この出力は上記データＤＩ
Ｎ１をＮＯＴ回路３２にて反転した信号とナンドがとら
れる。また、上記第２一致回路２４の出力ＥＱ２は、Ｎ
ＡＮＤ回路３４へ入力され、この出力は上記データＤＩ
Ｎ１とナンドがとられる。そして、上記各ＮＡＮＤ回路
３０、３４の出力は、ＮＡＮＤ回路３６にてナンドがと
られ、その出力ＥＱは、上記フリップフロップ回路２６
のＪ、Ｋ端子へ入力される。そして、このフリップフロ
ップ回路２６の出力は、ＮＯＴ回路３８を介して出力Ｄ
ＯＴとなってドライバ１６（図７参照）へ入力される。

【００１２】次に、以上のように構成された本実施例の
動作について説明する。まず、図２に示す構成によりセ
レクタ２０へ入力された、４つのクロック信号ＣＬＫＡ
〜Ｄの内から、データの下位２ビットデータＤＩＮ０、
ＤＩＮ１に基づいて１つのクロック信号が選択される。 一方、第１一致回路２２においては、図３に示す回路に
より、上記６ビットのビットデータＤＩＮ２〜７と、カ
ウンタ信号ＣＮＴＡ０〜５とが比較され、これらが一致
したときのみ出力ＥＱ１のパルスがハイレベルとなる。 すなわち、一致する期間（一致するパルス幅）は、各カ
ウンタ信号ＣＮＴＡの中でパルス幅の最も短い信号、す
なわちカウンタ信号ＣＮＴＡ０のパルス幅だけハイレベ
ルとなる。同様に、第２一致回路２４においては、図４
に示す回路により、上位６ビットのビットデータＤＩＮ
２〜７と、カウンタ信号ＣＮＴＢ０〜５とが比較され、
これらが一致したときのみ出力ＥＱ２のパルスがハイレ
ベルとなる。

【００１３】この場合、上記したと同様に、各カウンタ
信号ＣＮＴＢの中でパルス幅の最も短い信号、すなわち
カウンタ信号ＣＮＴＢ０のパルス幅だけハイレベルとな
る。そして、この出力ＥＱ１、ＥＱ２は、ＮＡＮＤ回路
３０、３４、３６によりビットデータＤＩＮ１により選
択され出力ＥＱとなり、フリップフロップ回路２６へ入
力される。この時、ビットデータＤＩＮ１がローのとき
は出力ＥＱ１が選択され、ハイのときは出力ＥＱ２が選
択される。そして、フリップフロップ回路２６において
は、一致出力ＥＱがハイレベルの期間のみ、端子Ｔへ入
力されるクロック信号に基づいて出力ＤＯＴが反転する
ことになる。この反転するタイミングは、先にセレクタ
２０により選択されたクロック信号ＣＬＫＡ〜Ｄの中の
１つで決定される。従って、図５に示すように、２つの
ビットデータＤＩＮ０、ＤＩＮ１によって選択される４
つのタイミングでパルス幅を決定することが可能となる
。

【００１４】また、出力パルスのスタートは、フリップ
フロップ回路２６へ入力されているパルス信号ＣＬＲに
より、常に同一時間、すなわちクロック信号ＣＬＫＡと
カウンタ信号ＣＮＴＡ０のスタート時点となる。このよ
うに、図５における出力ＤＯＴとクロック信号ＣＬＫＡ
〜Ｄとを比較すれば明らかなように、クロック周波数を
４倍した場合と同様なパルス幅変調を行なうことが可能
となる。このことは、動作速度を同じとしたならば、４
倍の周波数のデータに対応することができることを意味
する。本実施例においては、４相のクロック信号を用い
た場合について説明したが、それ以下、或いはそれ以上
の他の複数のクロック信号を用いるようにしてもよく、
回路の動作速度限界や電力等により適切な数を選択する
。また、本実施例においては、本発明を光素子アレイ駆
動装置へ適用した場合について説明したが、これに限定
されず、例えば他の電力制御回路ならばどのような回路
にも適用し得るのは勿論である。

【００１５】

【発明の効果】以上説明したように、本発明によれば、
次のような優れた作用効果を発揮することができる。ク
ロック周波数を下げることなく低速動作が可能となり、
コスト、消費電力及び発熱量を低減することが可能とな
り、この結果、高集積化が可能となる。また、クロック
周波数を高くすることなく、高速化に対応することが可
能となる。

【図面の簡単な説明】

【図１】本発明に係るパルス幅変調回路を示す回路図で
ある。

【図２】図１中のセレクタを示す回路図である。

【図３】図１中の第１一致回路を示す回路図である。

【図４】図１中の第２一致回路を示す回路図である。

【図５】図１中の各部の波形を示す波形図である。

【図６】図１中のカウンタ信号の波形を示す波形図であ
る。

【図７】本発明に係るパルス幅変調回路を適用する一例
としての光素子アレイ駆動装置を示す構成図である。

【符号の説明】

２…基本処理ユニット、４…シフトレジスタ、６…発光
素子アレイ、８…クロック、１０…ラッチ回路、１２…
コンパレータ、１６…ドライバ、２０…セレクタ（クロ
ック選択手段）、２２…第１一致回路（比較手段）、２
４…第２一致回路（比較手段）、２６…フリップフロッ
プ回路（パルス発生停止手段）。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力データをパルス幅変調するパルス幅変
   調回路において、複数のクロック信号から１つのクロッ
   ク信号を選択するクロック選択手段と、前記入力データ
   とカウンタ信号を比較してこれらが一致した時に一致パ
   ルスを発生する比較手段と、前記一致パルスと前記選択
   されたクロック信号とに基づいてパルスの発生を停止す
   るパルス発生停止手段とを備え、前記入力データに対応
   して発生するパルス幅を制御するように構成したことを
   特徴とするパルス幅変調回路。