JPH04206783A - 光素子アレイ駆動装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は光素子アレイ駆動装置に関する。

（従来技術） 多くの発光ダイオード（以下略してＬＥＤと記す）を高
密度に構成したＬＥＤアレイを用い、文字や画像を記録
する装置が実用化されている。

前記ＬＥＤアレイ上の各ＬＥＤを明滅させることにより
１画素を記録するが、ＬＥＤの特性は必ずしも均一では
なく、±３０％程度の光量のバラツキは製造工程上やむ
を得ないのが実情である。

しかし、このＬＥＤの光量のラツキは、そのまま記録濃
度むらの原因となるので、駆動装置においてその補正が
行われる。

第３図は、従来のＬＥＤアレイ駆動装置の−例を示す概
略構成図である。

この駆動装置は特開平２−４５４７に開示されたもので
、同図において、ＰＩＸは外部より１画素単位にシリア
ルに入力される１画素当たりｎビットの画信号、ＣＫは
画信号ＰＩＸの１ビツト毎に同期したタロツク、ＬＣＫ
は画信号ＰＩＸの１ライン分のシフトに同期したライン
クロックである。１１はＬＥＤアレイ、１２はこのＬＥ
Ｄアレイ１４上の各ＬＥＤを駆動するドライバ部、１３
はこのＬＥＤアレイ１１上の各ＬＥＤ毎にＮビットの光
量バラツキ補正データを記憶した補正ＲＯＭ、１４は前
記クロックＣＫおよびラインクロックＬＣＫを入力とし
て前記補正ＲＯＭ１３の読み出しアドレスを発生するア
ドレスカウンタである。

この読み出しアドレスに従って、補正ＲＯＭ１３から画
信号ＰＩＸの各画素に対応した補正データがＮビットの
補正信号として読み出される。

］５は変換ＲＯＭで、Ｎビットの補正信号とｎビットの
画信号ＰＩＸとを入力とし、両信号の乗算信号をＱビッ
トの補正信号＊ＰＩＸとして出力する。１６は前記変換
ＲＯＭ１５から出力された補正信号＊ＰＩＸを前述のク
ロックＣＫのタイミングでＱビット並列に順次取り込み
、シフトするシリアル／パラレル変換器である。１ライ
ンの画信号ＰＩＸの入力が完了すると、このシリアル／
パラレル変換器１６より、１ライン分の全画素の補正信
号＊ＰＩＸがパラレルに出力される。１７はシリアル／
パラレル変換器１６より補正画信号を、ストローブ信号
ＳＴＢのタイミングで一斉にラッチし、その記録が終了
するまで保持するう・ソチ部である。

］８は前記ＬＥＤアレイ１１上の各ＬＥＤに対応づけた
チョッパ発生回路からなるチョツ（発生部であり、各Ｌ
ＥＤに対応したチョツノく信号か、クロックＣＫに同期
して１ライン走査期間内に連続的に出力される。各ＬＥ
Ｄに対するチヨ・ソノ々信号は、ラッチ部１７より入力
する対応した補正画信号に従ったデユーティ比を有し、
発光時間制御信号として前記ドライバ部１２に入力され
る。このドライバ部１２は、各ＬＥＤを０回時分割駆動
する。この時、チョッパ信号のハイレベルの時間だけ各
ＬＥＤに電流を流し発光させる。１ライン走査時間内は
ラッチ部１７に保持された補正画信号は変化せず、各回
における各チョッパ信号のデユーティ比も一定である。

したがって、１ライン走査時間において、各ＬＥＤはチ
ョッパ信号のデユーティ比に対応した時間だけ０回発光
する。

前述のＬＥＤアレイ駆動装置においては、ＬＥＤアレイ
１１上の各ＬＥＤの発光時間は、複数ビットの補正信号
に従って光量バラツキを補正するように制御されるとと
もに、複数ビットの入力画信号ＰＩＸに従って増減し、
光量バラツキによる記録濃度むらを減らすことが可能で
ある。

（発明が解決しようとする課Ｂ） 以上のような構成よりなる従来のＬＥＤアレイ駆動装置
においては、ＬＥＤアレイ１１を構成する個々のＬＥＤ
に対してチョッパ信号を発生させるチョッパ発生回路が
必要であるる。

第４図は、第３図の駆動装置のチョッパ発生部１８内の
１つのチョッパ発生回路を示す図である。

同図において、２１がこのチョッパ発生回路、２２は前
記ラッチ部１７内の１つのラッチ回路、２３は前記ドラ
イバ部１２内の１つの定電流ドライブ回路、２４は前記
ＬＥＤアレイ１１内の１つのＬＥＤである。

同図に示すように、チョッパ発生部１８内の１つのチョ
ッパ発生回路２１はコンパレータ２５、カウンタ２６、
ＪＫフリップフロップ２７よりなり、回路構成が複雑で
あり消費電力が大きいという問題点を有する。更に、信
号のビット数を増加し、高精度の制御を行う場合、回路
規模、消費電力が一層増大するという問題が発生する。

本発明の光素子アレイ駆動装置は、上記の点に着目して
なされたもので、簡単な手段で各光素子を個別に駆動し
、簡単な構成かつ低消費電力である光素子アレイ駆動装
置を得ることを目的とする。

（課題を解決するための手段） 本発明の駆動装置は、光素子アレイの各素子に対応する
パルス幅決定手段を、ラッチ回路、コンパレータ及びフ
リップフロップによって構成し、コンパレータの比較基
準信号を作るカウンタは前記光素子全てに対して共通と
する。この構成により、パルスの立上りは前記光素子全
て同時とし、立下り部分を前記コンパレータ出力により
個々に決定することにより、前述の目的を達するもので
ある。

（作用） 本発明は上述のように、複数ビットの入力信号にしたが
って、パルス幅決定手段により各発光素子を駆動させる
パルス幅を独立に多段階に変化させる。

（実施例） 第１図は、本発明の光素子アレイの駆動装置の一実施例
を示す概略構成図である。

同図において、１は１つの発光素子に対する基本処理ユ
ニット、２は後述する画信号を時系列的に順次シフトす
るためのシフトレジスタ、３は発光素子アレイ、４は後
述するクロックをカウントするためカウンタである。基
本処理ユニット１は、ラッチ回路５、コンパレータ６、
フリップフロップ７、発光素子アレイ３内の１つの発光
素子９を駆動するドライバ８より構成される。

次に、信号について説明する。同図において、ＤＡＴＡ
と略記した信号はシリアルに入力する１画素当たりｎビ
ットの画信号であり、同様にＣＬＫはこの画信号１ビツ
ト毎に同期した基準信号（以下、クロックという）、ま
た、ＬＣＬＫは１ライン分の前記画信号を取込む期間、
すなわち、１ライン駆動期間毎に作動するラッチ用クロ
ックである。

同図をもとに、動作を説明する。

１画素当たりｎビットの画信号ＤＡＴＡは、シフトレジ
スタ２に順次印加される。シフトレジスタ２は、発光素
子アレイ３内の発光素子の数と入力信号のビット数ｎを
乗じた分、すなわち１ライン駆動分のデータをレジスタ
２内に取り込める容量を有する。画信号ＤＡＴＡは順次
シフトレジスタ２内をシフトされ、１ライン分のデータ
がシフトレジスタ２に取り込まれた時点て、基本処理ユ
。

ニット１内のラッチ回路５により前記画信号は保持され
、次の１ライン後迄コンパレータ６に入力される。

同図及び上述の説明からも分かるように、基本処理ユニ
ット１は発光素子アレイ３内の一つの発光素子９に対応
するものであり、更にラッチ回路５及びコンパレータ６
はｎビットの信号量に各々対応している。

一方、クロックＣＬＫはカウンタ４にてカウントされ、
その出力がコンパレータ６に入力される。

このコンパレータ６は、ラッチ回路５からの出力とカウ
ンタ４からの出力を監視１７ており、両者が一致した時
点で一致パルスをフリップフロップへ送出する。

第２図は、第１図の駆動装置の各部のタイミングチャー
トを示す図である。

第２図中の（ａ）〜（ｆ）は第１図に記載された各（ａ
）〜（ｆ）の各部に対応している。第２図も参照しなが
ら、説明を続ける。

第２図（ａ）、（ｂ）に示すように、ラッチ用クロック
ＬＣＬＫは、画信号ＤＡＴＡの１ライン駆動期間の終了
を検出して立下り、次のデータの１ライン駆動期間開始
の直前に立上るように構成したもので、論理回路ＩＣを
用いて容易に実現できる。このラッチ用クロック信号Ｌ
ＣＬＫは、第２図（ｂ）に示すように遅延回路１０によ
り所望時間遅延させた後、第１図に示すように、前記フ
リップフロップ７に印加される。このフリップフロップ
７は、第２図（ｅ）、（ｆ）に示すように遅延回路１０
を通ったラッチ用クロックＬＣＬＫによって立上り、前
記コンパレータ６の一致パルスの立上りを検出して立下
るパルスを出力する。

このフリップフロップ７の出力は、第２図（ｅ）。

（ｆ）に示すごとく、同じタイミングでドライバ８に加
えられ、発光素子９を発光させる。

以上の説明より、個々の発光素子を発光させるパルス時
間幅を、データのビット数で表現できる精度で制御可能
であることが分かる。

第１図に示すごとく、本実施例の駆動装置の基本処理ユ
ニット１は、ラッチ回路５、コンパレータ６、フリップ
フロップ７、ドライバ８より構成されている。ここで、
ラッチ回路５は、たとえば、ＴＥＸＡＳ　ＩＮＳＴＲＵ
ＭＥＮＴ株式会社の７４Ｌ５　３７３にヨリ、マたコン
パレータ６は同社の７４ＬＳ　　８５により実現するこ
とが可能である。同様に、フリップフロップ７は同社の
７４ＬＳ　　７３により、ドライバ８はトランジスタに
抵抗を組合せた簡単な回路で実現することが可能である
。このように、本実施例の駆動装置は、既存のＩＣ，電
子部品を組合せることにより実現することができる。

本実施例においては、ディジタル信号処理によりパルス
幅の制御を行っているが、第１図の各ブロックはアナロ
グ回路によっても実現できる。

光素子アレイを構成する光素子としては、発光ダイオー
ドやレーザダイオードのような発光素子だけでなく、受
光ダイオード等の受光素子も適用可能である。

また、本発明は、簡単な回路でシリアル信号をパラレル
信号に変換して駆動するものであるから、１次元の光素
子駆動ばかりでなく、回路規模が大きくて複雑な２次元
の光変調装置にも応用可能であり、その効果か大きい。

（発明の効果） 以上のような構成よりなる本発明の光素子アレイ駆動装
置は、アレイを構成する各素子ことの駆動信号レベルを
、簡単な手段でパルス幅の大きさに変換して各素子を並
列に駆動でき、簡単な構成かつ低消費電力で光素子アレ
イ駆動装置を提供できる。

【図面の簡単な説明】

第１図は本発明の光素子アレイ駆動装置の一実施例を示
す概略構成図、第２図は第１図の駆動装置の各部のタイ
ミングチャートを示す図、第３図は従来のＬＥＤアレイ
駆動装置の一例を示す概略構成図、第４図は第３図の駆
動装置のチョッパ発生回路を示す図である。 １・・・１つの発光素子に対する基本処理ユニット、２
・・・シフトレジスタ（信号シフト手段）、３・・・発
光素子アレイ、 ４・・・カウンタ（パルス幅決定手段）、５・・ラッチ
回路（パルス幅決定手段）、６・・・コンパレータ（比
較器、パルス幅決定手段）、７・・・フリップフロップ
（パルス幅決定手段）、９・・・アレイ３内の１つの発
光素子（光素子）、８・・・ドライバ（出力手段）。 特許出願人　日本ビクター株式会社

Claims (2)

【特許請求の範囲】
1. （１）複数の独立した光素子を有する光素子アレイ駆動
   装置において、入力信号を時系列的に順次シフトする信
   号シフト手段と、前記信号シフト手段内の前記各光素子
   に対する一水平走査期間分の入力信号の大きさに対応し
   てパルス幅を決定するパルス幅決定手段と、前記パルス
   幅決定手段によって決定したパルスを前記各光素子に出
   力する出力手段とを有し、一水平走査期間に入力された
   信号に対応して、次の一水平走査期間に出力するパルス
   幅を前記パルス幅決定手段が決定することを特徴とする
   光素子アレイ駆動装置。
2. （２）パルス幅を決定するパルス幅決定手段は、２つの
   入力信号を比較する比較器を有し、この比較器への第１
   の入力信号としては基準信号をカウントした値を、また
   、第２の入力信号としては前記信号シフト手段に取込ま
   れた一水平走査期間の入力信号を各々印加し、前記パル
   ス幅決定手段は一水平走査期間の開始と同時にパルスの
   発生を開始し、また、前記２つの入力信号が一致した時
   にこのパルスを停止する特許請求の範囲第１項記載の光
   素子アレイ駆動装置。