JPH0435526A - 積分型変換装置 - Google Patents
積分型変換装置Info
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- JPH0435526A JPH0435526A JP2142523A JP14252390A JPH0435526A JP H0435526 A JPH0435526 A JP H0435526A JP 2142523 A JP2142523 A JP 2142523A JP 14252390 A JP14252390 A JP 14252390A JP H0435526 A JPH0435526 A JP H0435526A
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- JP
- Japan
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- integration
- signal
- clock
- circuit
- frequency
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/162—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in a single stage, i.e. recirculation type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/54—Input signal sampled and held with linear return to datum
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、例えば積分型のアナログ／デジタル変換器又
はデジタル／アナログ変換器に適用して好適な積分型変
換装置に関する。
はデジタル／アナログ変換器に適用して好適な積分型変
換装置に関する。
［発明の概要］
本発明は、積分スタート信号に同期して基準信号を積分
する積分回路と、この積分回路の積分値が入力信号に対
応する値に達するまで積分用クロックを計数する計数回
路とを有し、この計数回路の計数値を用いてその入力信
号をデジタル信号又はアナログ信号に変換する積分型変
換装置において、その積分スタート信号に同期してその
積分用クロックが所定期間だけその計数回路に供給され
るようにその積分用クロックをゲートするゲート回路を
設け、その基準信号の積分期間だけその積分用クロック
をその計数回路に供給することにより、その積分型変換
装置を本来の設計目標値よりも低い周波数で動作させる
場合に積分を安定に行えると共に消費電力を低減できる
ようにしたものである。
する積分回路と、この積分回路の積分値が入力信号に対
応する値に達するまで積分用クロックを計数する計数回
路とを有し、この計数回路の計数値を用いてその入力信
号をデジタル信号又はアナログ信号に変換する積分型変
換装置において、その積分スタート信号に同期してその
積分用クロックが所定期間だけその計数回路に供給され
るようにその積分用クロックをゲートするゲート回路を
設け、その基準信号の積分期間だけその積分用クロック
をその計数回路に供給することにより、その積分型変換
装置を本来の設計目標値よりも低い周波数で動作させる
場合に積分を安定に行えると共に消費電力を低減できる
ようにしたものである。
［従来の技術］
アナログ／デジタル（Ａ／Ｄ）変換器には積分型、逐次
比較型及び並列比較型等があるが、このうち積分型のＡ
／Ｄ変換器（例えば特開昭６０−７９８１１号公報参照
）は積分型のデジタル／アナログ（Ｄ／Ａ）変換器と同
様に高精度な変換を行うことができる。
比較型及び並列比較型等があるが、このうち積分型のＡ
／Ｄ変換器（例えば特開昭６０−７９８１１号公報参照
）は積分型のデジタル／アナログ（Ｄ／Ａ）変換器と同
様に高精度な変換を行うことができる。
第３図は従来の人力信号の帯域が２０ ｋ Ｈｚ程度の
オーディオ用の３段階積分型のＡ／Ｄ変換器を示し、こ
の第３図において、（１）はＩＣ化されたＡ／Ｄ変換器
であり、入力端子（２）を介してこのＡ／Ｄ変換器（１
）に供給されたアナログの入力信号ＶＩはシリアルのデ
ジタル信号ＤＳに変換されて出力端子（３）から出力さ
れる。また、このＡ／Ｄ変換器（１）には接続端子（４
）、 （５）及び（６）を介して夫々積分用クロックＭ
ＣＫ、出力用クロックＢＣＫ及び積分スタート信号ＷＣ
Ｋが供給される。
オーディオ用の３段階積分型のＡ／Ｄ変換器を示し、こ
の第３図において、（１）はＩＣ化されたＡ／Ｄ変換器
であり、入力端子（２）を介してこのＡ／Ｄ変換器（１
）に供給されたアナログの入力信号ＶＩはシリアルのデ
ジタル信号ＤＳに変換されて出力端子（３）から出力さ
れる。また、このＡ／Ｄ変換器（１）には接続端子（４
）、 （５）及び（６）を介して夫々積分用クロックＭ
ＣＫ、出力用クロックＢＣＫ及び積分スタート信号ＷＣ
Ｋが供給される。
（７）は例えば１２ＭＨｚ（正確には１２．２８８ Ｍ
Ｈｚ ）のシステムクロックＳＣＫが供給される入力
端子を示し、このンステムクロックＳＣＫの周波数が分
周回路（８）で６分周され、この６分周された信号の周
波数が更に分周回路（９）で３２分周される。
Ｈｚ ）のシステムクロックＳＣＫが供給される入力
端子を示し、このンステムクロックＳＣＫの周波数が分
周回路（８）で６分周され、この６分周された信号の周
波数が更に分周回路（９）で３２分周される。
そのシステムクロックＳＣＫがバッファー回路（ＩＯＡ
）を介して積分用クロックＭＣＫ （第４図Ａ）になり
、その分周回路（８）の出力がバッファー回路（ＩＯＢ
） を介して周波数が略２Ｍ Ｈｚの出力用クロック
ＢＣＫ （第４図Ｂ及びＣ）になり、また、その分周回
路（９）の出力がバッファー回路（ＩＯＣ）を介して周
波数が６４ｋＨｚの積分スタート信号ＷＣＫ（第４図Ｄ
）になる。
）を介して積分用クロックＭＣＫ （第４図Ａ）になり
、その分周回路（８）の出力がバッファー回路（ＩＯＢ
） を介して周波数が略２Ｍ Ｈｚの出力用クロック
ＢＣＫ （第４図Ｂ及びＣ）になり、また、その分周回
路（９）の出力がバッファー回路（ＩＯＣ）を介して周
波数が６４ｋＨｚの積分スタート信号ＷＣＫ（第４図Ｄ
）になる。
Ａ／Ｄ変換８（１）において、入力信号ＶＩは抵抗器（
１１）、スイッチ回路（１３）の第１入力端子及び出力
端子を介して差動増幅器（１４）の反転入力端子に供給
され、その第１入力端子と差動増幅器（１４）の出力端
子とが抵抗器（１１）と同じ抵抗値の抵抗器（１２）を
介して接続され、この差動増幅器（１４）の反転入力端
子と出力端子とが積分用のコンデンサ（１５）を介して
接続され、この差動増幅器（１４）の非反転入力端子が
接地され、スイッチ回路（１３）の第２、第３及び第４
入力端子に夫々抵抗器（１６）、 （１７）及び（１８
）を介して基準信号ＶＲＩ、ＶＲ２及びＶＲ３が供給さ
れる。人力信号Ｖｌを正の電圧とすると、基準信号ＶＲ
１〜ＶＲ３は夫々負の電圧であり、更に抵抗器（１６）
〜（１８）の抵抗値が等しいとすると、２５＝３２であ
るため ｖＲ１＝３２ｘＶＲ２，ＶＲ２＝３２ｘＶＲ３が成立す
る。
１１）、スイッチ回路（１３）の第１入力端子及び出力
端子を介して差動増幅器（１４）の反転入力端子に供給
され、その第１入力端子と差動増幅器（１４）の出力端
子とが抵抗器（１１）と同じ抵抗値の抵抗器（１２）を
介して接続され、この差動増幅器（１４）の反転入力端
子と出力端子とが積分用のコンデンサ（１５）を介して
接続され、この差動増幅器（１４）の非反転入力端子が
接地され、スイッチ回路（１３）の第２、第３及び第４
入力端子に夫々抵抗器（１６）、 （１７）及び（１８
）を介して基準信号ＶＲＩ、ＶＲ２及びＶＲ３が供給さ
れる。人力信号Ｖｌを正の電圧とすると、基準信号ＶＲ
１〜ＶＲ３は夫々負の電圧であり、更に抵抗器（１６）
〜（１８）の抵抗値が等しいとすると、２５＝３２であ
るため ｖＲ１＝３２ｘＶＲ２，ＶＲ２＝３２ｘＶＲ３が成立す
る。
その差動増幅器（１４）より出力される変換出力ＶＣが
比較器（１９）〜（２１）の夫々の反転入力端子に供給
され、比較器（１９）、 （２０）及び（２１）の非反
転入力端子に夫々レベルＥ１．レベルＥ２Ｒび接地レベ
ルの参照信号が供給され、これら比較器り１９）〜（２
１）の出力及び積分用クロックＭＣＫがクロック切替え
回路（２２）に供給される。レベルＥ１及びＥ２は夫々
負の電圧であり、出力の１ビツトに対応する入力電圧の
レベル差をΔＥとすると、Ｅ １＝３２ｘＥ ２．Ｅ
２＝３２ｘΔＥが成立する。クロック切替え回路（２２
）からは、比較器（１９）〜（２１）の出力がハイレベ
ル“１″のトキには上位カウンタ（２３）に、比較器（
２０）及び（２１）のみの出力がハイレベル“１′のと
きには中位カウンタ（２４）に、また、比較器（２１）
の出力のみがハイレベル“１”のときには下位カウンタ
（２５）に夫々積分用クロックＭＣＫが供給される。カ
ウンタ（２３）〜（２５）は夫々５ビツトの２進カウン
タであり、カウンタ（２３）、 （２４）及び（２５）
の出力が夫々１５ビツトの変換出力の上位５ビツト、中
位５ビツト及び下位５ビツトに対応する。これらカウン
タ（２３）〜（２５）の並列の計数出力及び出力用クロ
ックＢＣＫがソフトレジスタ（２６）に供給される。こ
のソフトレジスタ（２６）の出力が出力用クロックＢＣ
Ｋに同期してンリアルのデジタル信号ＤＳとして出力端
子（３）に供給される。
比較器（１９）〜（２１）の夫々の反転入力端子に供給
され、比較器（１９）、 （２０）及び（２１）の非反
転入力端子に夫々レベルＥ１．レベルＥ２Ｒび接地レベ
ルの参照信号が供給され、これら比較器り１９）〜（２
１）の出力及び積分用クロックＭＣＫがクロック切替え
回路（２２）に供給される。レベルＥ１及びＥ２は夫々
負の電圧であり、出力の１ビツトに対応する入力電圧の
レベル差をΔＥとすると、Ｅ １＝３２ｘＥ ２．Ｅ
２＝３２ｘΔＥが成立する。クロック切替え回路（２２
）からは、比較器（１９）〜（２１）の出力がハイレベ
ル“１″のトキには上位カウンタ（２３）に、比較器（
２０）及び（２１）のみの出力がハイレベル“１′のと
きには中位カウンタ（２４）に、また、比較器（２１）
の出力のみがハイレベル“１”のときには下位カウンタ
（２５）に夫々積分用クロックＭＣＫが供給される。カ
ウンタ（２３）〜（２５）は夫々５ビツトの２進カウン
タであり、カウンタ（２３）、 （２４）及び（２５）
の出力が夫々１５ビツトの変換出力の上位５ビツト、中
位５ビツト及び下位５ビツトに対応する。これらカウン
タ（２３）〜（２５）の並列の計数出力及び出力用クロ
ックＢＣＫがソフトレジスタ（２６）に供給される。こ
のソフトレジスタ（２６）の出力が出力用クロックＢＣ
Ｋに同期してンリアルのデジタル信号ＤＳとして出力端
子（３）に供給される。
（２７）は積分用クロックＭＣＫ及び積分スタート信号
ＷＣＫが供給される制御回路を示し、この制御回路（２
７）には更にタロツク切替え回路（２２）より現在積分
用クロックＭＣＫが供給されているカウンタ（２３）〜
（２５）のアドレスを示す信号が供給されている。この
制御回路（２７）は積分スタート信号ＷＣＫがローレベ
ル“０”のときにはスイッチ回路（１３）で第１入力端
子を選択させて人力信号ＶＩの積分を行う如くなし、積
分スタート信号ＷＣＫがハイレベル“１”のときにはク
ロック切替え回路（２２）がカウンタ（２３）〜（２５
）を選択するのに応じて夫々スイッチ回路（１３）で参
照信号ＶＲＩ〜ＶＲ３を選択させる如くなす。また、こ
の制御回路（２７）は積分スタート信号ＷＣＫがハイレ
ベル１１″になった直後に図示省略したラインを介して
カウンタ（２３）〜（２５）の計数値をクリアし、積分
スタート信号ＷＣＫがローレベル“０”になった直後に
シフトレジスタ（２６）に並列データのロードを行わせ
る如くなす。
ＷＣＫが供給される制御回路を示し、この制御回路（２
７）には更にタロツク切替え回路（２２）より現在積分
用クロックＭＣＫが供給されているカウンタ（２３）〜
（２５）のアドレスを示す信号が供給されている。この
制御回路（２７）は積分スタート信号ＷＣＫがローレベ
ル“０”のときにはスイッチ回路（１３）で第１入力端
子を選択させて人力信号ＶＩの積分を行う如くなし、積
分スタート信号ＷＣＫがハイレベル“１”のときにはク
ロック切替え回路（２２）がカウンタ（２３）〜（２５
）を選択するのに応じて夫々スイッチ回路（１３）で参
照信号ＶＲＩ〜ＶＲ３を選択させる如くなす。また、こ
の制御回路（２７）は積分スタート信号ＷＣＫがハイレ
ベル１１″になった直後に図示省略したラインを介して
カウンタ（２３）〜（２５）の計数値をクリアし、積分
スタート信号ＷＣＫがローレベル“０”になった直後に
シフトレジスタ（２６）に並列データのロードを行わせ
る如くなす。
第３図例の動作につき第４図を参照して説明するに、こ
の第４図Ｃ−Ｅは積分用クロックＭＣＫ（第４図Ａ）の
９６×２パルス分の期間Ｔ５を拡大したものである。積
分スタート信号ＷＣＫはその積分用クロックＭＣＫを６
×３２分周したものであるため、その期間Ｔ５がその信
号ＷＣＫの周期になる。
の第４図Ｃ−Ｅは積分用クロックＭＣＫ（第４図Ａ）の
９６×２パルス分の期間Ｔ５を拡大したものである。積
分スタート信号ＷＣＫはその積分用クロックＭＣＫを６
×３２分周したものであるため、その期間Ｔ５がその信
号ＷＣＫの周期になる。
その期間Ｔ５の信号ＷＣＫが“０”の期間ではスイッチ
回路（１３）で入力信号ＶＩが選択され、コンデンサ（
１５）に急速にその信号ＶＩによる電流が充電されるた
め、差動増幅器（１４）の出力である変換出力ＶＣは第
４図Ｅの例えば実線（２８）で示す如くその信号ＶＩと
極性が逆で大きさが等しい信号になる。即ち、この期間
はその入力信号ＶＩのサンプル期間である。次にその信
号ＷＣＫが“１”になると制御回路（２７）はカウンタ
（２３）〜（２５）の計数値のクリアを行った後に、ク
ロック切替え回路（２２）よりのアドレス情報に応じて
スイッチ回路（１３）で基準信号ＶＲＩ〜ＶＲ３の何れ
かを選択する。
回路（１３）で入力信号ＶＩが選択され、コンデンサ（
１５）に急速にその信号ＶＩによる電流が充電されるた
め、差動増幅器（１４）の出力である変換出力ＶＣは第
４図Ｅの例えば実線（２８）で示す如くその信号ＶＩと
極性が逆で大きさが等しい信号になる。即ち、この期間
はその入力信号ＶＩのサンプル期間である。次にその信
号ＷＣＫが“１”になると制御回路（２７）はカウンタ
（２３）〜（２５）の計数値のクリアを行った後に、ク
ロック切替え回路（２２）よりのアドレス情報に応じて
スイッチ回路（１３）で基準信号ＶＲＩ〜ＶＲ３の何れ
かを選択する。
具体的に第４図Ｅにおいて、変換出力ＶＣがレベルＥ１
より小さい期ＭＴＩではスイッチ回路（１３）にて基準
信号ＶＲＩが選択され上位カウンタ（２３）に積分用ク
ロックＭＣＫが供給され、その基準信号ＶＲＩがコンデ
ンサ（１５）に積分（本例では放電に対応する）されて
いる間にその上位カウンタ（２３）でそのクロックＭＣ
Ｋの計数が行われる。
より小さい期ＭＴＩではスイッチ回路（１３）にて基準
信号ＶＲＩが選択され上位カウンタ（２３）に積分用ク
ロックＭＣＫが供給され、その基準信号ＶＲＩがコンデ
ンサ（１５）に積分（本例では放電に対応する）されて
いる間にその上位カウンタ（２３）でそのクロックＭＣ
Ｋの計数が行われる。
その変換出力ＶＣがレベルＥ１とレベルＥ２との間にあ
る期間Ｔ２では基準信号ＶＲ２及び中位カウンタ（２４
）が選択され、その変換出力ＶＣがレベルＥ２と０レベ
ルとの間にある期間Ｔ３では基準信号ＶＲ３及び下位カ
ウンタ（２５）が選択され、その変換出力ＶＣであるコ
ンデンサ（１５）の積分値が０になった時点で下位カウ
ンタ（２５）における計数が停止する。従って、カウン
タ（２３）〜（２５）の夫々の５ビツトの出力を直列に
並べた２進数がその入力信号ＶＩをデジタル変換したデ
ータになる。言い替えると本例のような３段階の積分に
よれば、１５ビツトのデジタル変換を行うのに２５＝３
２且つ３ Ｘ３２＝９６であるため、積分用クロックＭ
ＣＫとしては９６個のパルスを使用するだけでよいこと
になる。一方、この１５ビツトの変換を１段階の積分で
実行する場合には２１５＝３２７６８であるため、積分
用クロックＭＣＫとしては３２７６８ 個のパルスを使
用する必要がある。
る期間Ｔ２では基準信号ＶＲ２及び中位カウンタ（２４
）が選択され、その変換出力ＶＣがレベルＥ２と０レベ
ルとの間にある期間Ｔ３では基準信号ＶＲ３及び下位カ
ウンタ（２５）が選択され、その変換出力ＶＣであるコ
ンデンサ（１５）の積分値が０になった時点で下位カウ
ンタ（２５）における計数が停止する。従って、カウン
タ（２３）〜（２５）の夫々の５ビツトの出力を直列に
並べた２進数がその入力信号ＶＩをデジタル変換したデ
ータになる。言い替えると本例のような３段階の積分に
よれば、１５ビツトのデジタル変換を行うのに２５＝３
２且つ３ Ｘ３２＝９６であるため、積分用クロックＭ
ＣＫとしては９６個のパルスを使用するだけでよいこと
になる。一方、この１５ビツトの変換を１段階の積分で
実行する場合には２１５＝３２７６８であるため、積分
用クロックＭＣＫとしては３２７６８ 個のパルスを使
用する必要がある。
次に積分スタート信号ＷＣＫが“Ｏ”になると、制御回
路（２７）はシフトレジスタ（２６）へその１５ビツト
のデータのロードを行うと共に、再びスイッチ回路（１
３）にて入力信号ＶＩを選択させる如くなす。
路（２７）はシフトレジスタ（２６）へその１５ビツト
のデータのロードを行うと共に、再びスイッチ回路（１
３）にて入力信号ＶＩを選択させる如くなす。
即ちそのシフトレジスタ（２６）からは出力用クロック
ＢＣＫに同期してその１５ビツトのデータがシリアルに
出力端子（３）に供給され、同時にその入力信号Ｖｌの
サンプリングが開始される。
ＢＣＫに同期してその１５ビツトのデータがシリアルに
出力端子（３）に供給され、同時にその入力信号Ｖｌの
サンプリングが開始される。
また、通常オーディオ用の場合にはその入力信号ＶＩを
Ｌチャンネルとすると、差動増幅器（１４）よりなる積
分器が並列に配され、その積分スタート信号ＷＣＫが“
１”の間にはＲチャンネルの人力信号のサンプリングが
行われ、その信号ＷＣＫが“０”の間にはそのＲチャン
ネルの信号のデジタル変換が実行される。そして、シフ
トレジスタ（２６）からはＬチャンネルの１５ビツトの
データとＲチャンネルの１５ビツトのデータとが交互に
出力端子（３）に供給され、これにより２チヤンネルの
入力信号が６４ｋＨｚでデジタル信号に連続的に変換さ
れる。
Ｌチャンネルとすると、差動増幅器（１４）よりなる積
分器が並列に配され、その積分スタート信号ＷＣＫが“
１”の間にはＲチャンネルの人力信号のサンプリングが
行われ、その信号ＷＣＫが“０”の間にはそのＲチャン
ネルの信号のデジタル変換が実行される。そして、シフ
トレジスタ（２６）からはＬチャンネルの１５ビツトの
データとＲチャンネルの１５ビツトのデータとが交互に
出力端子（３）に供給され、これにより２チヤンネルの
入力信号が６４ｋＨｚでデジタル信号に連続的に変換さ
れる。
また、入力信号Ｖｌが小さくなった場合には、サンプリ
ングされる変換出力ＶＣは第４図已に示す破線（２９）
の如くなり、デジタル変換時における積分の傾斜角度は
平行となる。
ングされる変換出力ＶＣは第４図已に示す破線（２９）
の如くなり、デジタル変換時における積分の傾斜角度は
平行となる。
［発明が解決しようとする課題］
ところで、近時は例えば携帯型の乾電池タイプの心電計
にも生体の信号（心電波形など）をＡ／Ｄ変換してデジ
タル処理するたｔのＡ／Ｄ変換器の組み込みが検討され
ている。このような用途のＡ／Ｄ変換器は入力信号の周
波数は直流〜１００Ｈｚ程度であるが、消費電力をでき
るだけ削減することが要求されている。この場合、Ａ／
Ｄ変換器としてオーディオ用の廉価なものを使用できれ
ば、心電計全体の開発コスト及び製造コストを低くする
ことができる。
にも生体の信号（心電波形など）をＡ／Ｄ変換してデジ
タル処理するたｔのＡ／Ｄ変換器の組み込みが検討され
ている。このような用途のＡ／Ｄ変換器は入力信号の周
波数は直流〜１００Ｈｚ程度であるが、消費電力をでき
るだけ削減することが要求されている。この場合、Ａ／
Ｄ変換器としてオーディオ用の廉価なものを使用できれ
ば、心電計全体の開発コスト及び製造コストを低くする
ことができる。
また、特にＣＭＯ３構造のＩＣではパルスの立ち上がり
時又は立ち下がり時に電力の消費が行われることより、
一般に集積回路では使用される各種クロックの周波数に
比例して消費電力が増大する。従って、生体の信号の場
合のように入力信号の周波数がオーディオ用の１／１０
０程度であれば、第３図例のＡ／Ｄ変換器の積分用クロ
ックＭＣＫ出力用クロックＢＣＫ及び積分スタート信号
ＷＣＫの周波数を共に１／１００ に設定することによ
り、Ａ／Ｄ変換器（１）での消費電力をオーディオ用と
して使用するときの１／１００ 程度にすることができ
る。
時又は立ち下がり時に電力の消費が行われることより、
一般に集積回路では使用される各種クロックの周波数に
比例して消費電力が増大する。従って、生体の信号の場
合のように入力信号の周波数がオーディオ用の１／１０
０程度であれば、第３図例のＡ／Ｄ変換器の積分用クロ
ックＭＣＫ出力用クロックＢＣＫ及び積分スタート信号
ＷＣＫの周波数を共に１／１００ に設定することによ
り、Ａ／Ｄ変換器（１）での消費電力をオーディオ用と
して使用するときの１／１００ 程度にすることができ
る。
しかしながら、第３図例の積分用クロックＭＣＫの周波
数を１／１００に設定するときには、第４図Ｅの期間Ｔ
１〜Ｔ３における積分の傾斜角度をも１／１００ （積
分の時定数は１００倍）に設定する必要があるが、積分
の時定数を１００倍にも設定すると積分用のコンデンサ
（１５）の容量が大きくなりすぎるか又は積分電流が小
さくなりすぎて動作が不安定になる不都合がある。更に
、積分の傾斜が緩やかになると、変換出力ＶＣのゼロク
ロス検出による積分の終了の判定が困難になり変換誤差
が大きくなる虞があり、ノイズが混入する確率も高まる
。
数を１／１００に設定するときには、第４図Ｅの期間Ｔ
１〜Ｔ３における積分の傾斜角度をも１／１００ （積
分の時定数は１００倍）に設定する必要があるが、積分
の時定数を１００倍にも設定すると積分用のコンデンサ
（１５）の容量が大きくなりすぎるか又は積分電流が小
さくなりすぎて動作が不安定になる不都合がある。更に
、積分の傾斜が緩やかになると、変換出力ＶＣのゼロク
ロス検出による積分の終了の判定が困難になり変換誤差
が大きくなる虞があり、ノイズが混入する確率も高まる
。
従って、第３図例のＡ／Ｄ変換器で入力信号ＶＩ用のサ
ンプリング周波数を例えば生体信号用の６４０Ｈｚに設
定するには、第４国人に示す如く、その信号ＶＩの１回
のサンプリング及びデジタル変換は従来と同じ期ＭＴ５
（１／Ｔ５＝６４ｋＨｚ）内に実行すると共に、最
終的に得られる１５ビツトのデジタル信号を周期Ｔ４
（Ｔ４＝１００ Ｔ５）で取り込むような方法が考え
られる。しかしながら、この使用方法では入力信号のサ
ンプリング周波数が１／１００ であるにも拘らず消費
電力は従来と同じであり、消費電力の減少ができない不
都合がある。
ンプリング周波数を例えば生体信号用の６４０Ｈｚに設
定するには、第４国人に示す如く、その信号ＶＩの１回
のサンプリング及びデジタル変換は従来と同じ期ＭＴ５
（１／Ｔ５＝６４ｋＨｚ）内に実行すると共に、最
終的に得られる１５ビツトのデジタル信号を周期Ｔ４
（Ｔ４＝１００ Ｔ５）で取り込むような方法が考え
られる。しかしながら、この使用方法では入力信号のサ
ンプリング周波数が１／１００ であるにも拘らず消費
電力は従来と同じであり、消費電力の減少ができない不
都合がある。
本発明は斯かる点に鑑み、Ａ／Ｄ変換器等の積分型変換
装置を例えば本来の設計目標値よりも遅い変換速度で使
用する場合に、変換を安定に行えると共に消費電力を減
少できるようにすることを目的とする。
装置を例えば本来の設計目標値よりも遅い変換速度で使
用する場合に、変換を安定に行えると共に消費電力を減
少できるようにすることを目的とする。
７課題を解決するための手段］
本発明による積分型変換装置は、例えば第１図に示す如
く、積分スタート信号ＷＣＫに同期して基準信号ＶＲＩ
〜ＶＲ３を積分する積分回路（１４゜１５）と、この積
分回路の積分値が人力信号ＶＩに対応する値に達するま
で積分用クロックＭＣＫを計数する計数回路（２２，２
３，２４，２５） とを有し、この計数回路の計数値
を用いてその入力信号をデジタル信号又はアナログ信号
に変換する積分型変換装置において、その積分スタート
信号ＷＣＫに同期してその積分用クロックＭＣＫが所定
期間だけその計数回路に供給されるようにその積分用ク
ロックをゲートするゲート回路（３１，３２） を設
け、その基準信号の積分期間だけその積分用クロックを
その計数回路に供給するようにしたものである。
く、積分スタート信号ＷＣＫに同期して基準信号ＶＲＩ
〜ＶＲ３を積分する積分回路（１４゜１５）と、この積
分回路の積分値が人力信号ＶＩに対応する値に達するま
で積分用クロックＭＣＫを計数する計数回路（２２，２
３，２４，２５） とを有し、この計数回路の計数値
を用いてその入力信号をデジタル信号又はアナログ信号
に変換する積分型変換装置において、その積分スタート
信号ＷＣＫに同期してその積分用クロックＭＣＫが所定
期間だけその計数回路に供給されるようにその積分用ク
ロックをゲートするゲート回路（３１，３２） を設
け、その基準信号の積分期間だけその積分用クロックを
その計数回路に供給するようにしたものである。
「作用コ
斯かる本発明によれば、その基準信号の積分期間でのみ
その積分用クロックＭＣＫがバースト状に計数回路に供
給され、その積分期間を除く期間ではその積分用クロッ
クがその計数回路に供給されないので、その積分用クロ
ックに起因する消費電力を減少することができる。更に
、その積分用クロックＭＣＫの周波数を変えずにその積
分スタート信号ＷＣＫの周波数だけを低くすることによ
り、その人力信号の変換周波数を低くして、且つその積
分用クロックＭＣＫに起因する消費電力を大幅に低減す
ることができる。
その積分用クロックＭＣＫがバースト状に計数回路に供
給され、その積分期間を除く期間ではその積分用クロッ
クがその計数回路に供給されないので、その積分用クロ
ックに起因する消費電力を減少することができる。更に
、その積分用クロックＭＣＫの周波数を変えずにその積
分スタート信号ＷＣＫの周波数だけを低くすることによ
り、その人力信号の変換周波数を低くして、且つその積
分用クロックＭＣＫに起因する消費電力を大幅に低減す
ることができる。
「実施例コ
以下、本発明の一実施例につき第１図及び第２図を参照
して説明しよう。本例はオーディオ用の本来のＡ／Ｄ変
換の周波数が６４．ｋ ＨｚのＡ／Ｄ変換器をそのＡ／
Ｄ変換の周波数が６４０Ｈｚになるように変形したもの
であり、この第１図において第３図に対応する部分には
同一符号を付してその詳細説明を省略する。
して説明しよう。本例はオーディオ用の本来のＡ／Ｄ変
換の周波数が６４．ｋ ＨｚのＡ／Ｄ変換器をそのＡ／
Ｄ変換の周波数が６４０Ｈｚになるように変形したもの
であり、この第１図において第３図に対応する部分には
同一符号を付してその詳細説明を省略する。
第１図は本例のＡ／Ｄ変換器を示し、この第１図におい
て、（３０）は分周比が１／１０００分周回路、（３１
）はアンド回路、（３２）はリミット出力付きのカウン
タであり、このカウンタ（３２）はその出力端子０ＬＩ
Ｔより計数値が９６以下の間はハイレベル“１”でその
計数値が９６を超えている間はローレベル“０”になる
リミット信号を出力する。
て、（３０）は分周比が１／１０００分周回路、（３１
）はアンド回路、（３２）はリミット出力付きのカウン
タであり、このカウンタ（３２）はその出力端子０ＬＩ
Ｔより計数値が９６以下の間はハイレベル“１”でその
計数値が９６を超えている間はローレベル“０”になる
リミット信号を出力する。
入力端子（７）には従来と同様に周波数が１２ＭＨｚ（
正確には１２．２８８ＭＨｚ ）のシステムクロック５
ＣＫ（第２図Ａ）が図示省力されたデータ処理部より供
給されており、このシステムクロックｓｃＫを分周回路
（３０）の入力部、アンド回路（３１）の−方の入力端
子及びカウンタ（３２）のクロック端子ＣＫに供給する
。その分周回路（３０）で１００分周されたクロックを
分周比が１７６ の分周回路（８）を介して分周比が１
７３２の分周回路（９）の入力部及びバッファー回路（
ＩＯＢ＞に供給し、この分周回路（９）の出力をカウン
タ（３２）のクリア端子ＣＬ及びバッファー回路（ＩＯ
Ｃ） に供給し、そのカウンタ（３２）のリミット信
号をそのアンド回路（３１）の他方の入力端子に供給し
、そのアンド回路（３１）の出力をバッファー回路（Ｉ
ＯＡ）に供給する。
正確には１２．２８８ＭＨｚ ）のシステムクロック５
ＣＫ（第２図Ａ）が図示省力されたデータ処理部より供
給されており、このシステムクロックｓｃＫを分周回路
（３０）の入力部、アンド回路（３１）の−方の入力端
子及びカウンタ（３２）のクロック端子ＣＫに供給する
。その分周回路（３０）で１００分周されたクロックを
分周比が１７６ の分周回路（８）を介して分周比が１
７３２の分周回路（９）の入力部及びバッファー回路（
ＩＯＢ＞に供給し、この分周回路（９）の出力をカウン
タ（３２）のクリア端子ＣＬ及びバッファー回路（ＩＯ
Ｃ） に供給し、そのカウンタ（３２）のリミット信
号をそのアンド回路（３１）の他方の入力端子に供給し
、そのアンド回路（３１）の出力をバッファー回路（Ｉ
ＯＡ）に供給する。
それらバッファー回路（ＩＯＡ）、 （ＩＯＢ） 及び
（ＩＯＣ）の出力が夫々周波数が１２ＭＨｚのバースト
状の積分用クロックＭＣＫ （第２図Ｄ）３周波数が略
２０ｋＨｚの出力用クロックＢＣＫ （第２図Ｃ）及び
周波数が６４０Ｈｚの積分スタート信号ＷＣＫ （第２
図Ｂ）になる。これらの各クロック等を接続端子（４）
〜（５）を介してＡ／Ｄ変換器（１）に供給する。
（ＩＯＣ）の出力が夫々周波数が１２ＭＨｚのバースト
状の積分用クロックＭＣＫ （第２図Ｄ）３周波数が略
２０ｋＨｚの出力用クロックＢＣＫ （第２図Ｃ）及び
周波数が６４０Ｈｚの積分スタート信号ＷＣＫ （第２
図Ｂ）になる。これらの各クロック等を接続端子（４）
〜（５）を介してＡ／Ｄ変換器（１）に供給する。
そのＡ／Ｄ変換器（１）の構成及びそのＡ／Ｄ変換器（
１）とバッファー回路（ＩＯＡ）〜（ＩＯＣ）との対応
関係は第３図例と同様であるので、その説明を省略する
。
１）とバッファー回路（ＩＯＡ）〜（ＩＯＣ）との対応
関係は第３図例と同様であるので、その説明を省略する
。
第２図を参照して第１図例の動作につき説明するに、こ
の第１図例は入力信号ＶＩをサンプリング周波数６４０
Ｈｚで逐次１５ビツトのシリアルのデジタル信号ＤＳに
変換するものである。この場合、リミット出力付きのカ
ウンタ（３２）の計数値は周期Ｔ４ （１／Ｔ４＝６
４０ Ｈｚ＞の積分スタート信号ＷＣＫの立ち上がりで
クリアされると共に、その計数値がクリアされてからシ
ステムクロックｓｃＫが９６パルス入力されるまでの間
（期間Ｔ６）はそのカウンタ（３２）のリミット出力は
“１”になる。
の第１図例は入力信号ＶＩをサンプリング周波数６４０
Ｈｚで逐次１５ビツトのシリアルのデジタル信号ＤＳに
変換するものである。この場合、リミット出力付きのカ
ウンタ（３２）の計数値は周期Ｔ４ （１／Ｔ４＝６
４０ Ｈｚ＞の積分スタート信号ＷＣＫの立ち上がりで
クリアされると共に、その計数値がクリアされてからシ
ステムクロックｓｃＫが９６パルス入力されるまでの間
（期間Ｔ６）はそのカウンタ（３２）のリミット出力は
“１”になる。
従って第２図りに示す如く、本例の積分用クロックＭＣ
Ｋはその期間Ｔ６でのみ周波数１２ＭＨｚで９６個のパ
ルスが連続するバースト状の計数パルスとなる。このバ
ースト状の計数パルスは周波数６４０Ｈｚで周期的に生
成される。
Ｋはその期間Ｔ６でのみ周波数１２ＭＨｚで９６個のパ
ルスが連続するバースト状の計数パルスとなる。このバ
ースト状の計数パルスは周波数６４０Ｈｚで周期的に生
成される。
また、Ａ／Ｄ変換器（１）の動作は第３図例と同様であ
るため、その積分スタート信号ＷＣＫが“０”の期間で
その入力信号ＶＩのサンプリングが行われ、その信号Ｗ
ＣＫが“１”になるとその信号ＶＩのデジタル変換が実
行される。しかしながら、本例の積分用のコンデンサ（
１５）の容量等の値は第３図例と同じであるため、その
デジタル変換はその信号ＷＣＫが立ち上がってから期間
Ｔ６の間に完了する。即ち、第２図Ｂ及びＣの期間Ｔ６
を拡大した第２図Ｅに示す如く、差動増幅器（１４）の
出力である変換出力ＶＣがレベルＥ１より小さい期間Ｔ
Ｉ、変換出力ＶＣがレベルＥ１とＥ２との間にある期間
Ｔ２及び変換出力ＶＣがレベルＥ２とＯとの間にある期
間Ｔ３において夫々カウンタ（２３＞、 （２４）及び
（２５）が積分用クロックＭＣＫを計数し、その変換出
力ＶＣが０レベルに達した時点で１５ビツトの変換デー
タが確定する。この場合、コンデンサ（１５）の容量等
は第３図例と同じであるため、差動増幅器（１４）及び
コンデンサ（１５）よりなる積分器における積分動作を
極めて安定に行うことができ、変換誤差が混入すること
がない。
るため、その積分スタート信号ＷＣＫが“０”の期間で
その入力信号ＶＩのサンプリングが行われ、その信号Ｗ
ＣＫが“１”になるとその信号ＶＩのデジタル変換が実
行される。しかしながら、本例の積分用のコンデンサ（
１５）の容量等の値は第３図例と同じであるため、その
デジタル変換はその信号ＷＣＫが立ち上がってから期間
Ｔ６の間に完了する。即ち、第２図Ｂ及びＣの期間Ｔ６
を拡大した第２図Ｅに示す如く、差動増幅器（１４）の
出力である変換出力ＶＣがレベルＥ１より小さい期間Ｔ
Ｉ、変換出力ＶＣがレベルＥ１とＥ２との間にある期間
Ｔ２及び変換出力ＶＣがレベルＥ２とＯとの間にある期
間Ｔ３において夫々カウンタ（２３＞、 （２４）及び
（２５）が積分用クロックＭＣＫを計数し、その変換出
力ＶＣが０レベルに達した時点で１５ビツトの変換デー
タが確定する。この場合、コンデンサ（１５）の容量等
は第３図例と同じであるため、差動増幅器（１４）及び
コンデンサ（１５）よりなる積分器における積分動作を
極めて安定に行うことができ、変換誤差が混入すること
がない。
そして、その後その積分スタート信号ＷＣＫが“０”に
立ち下がると、その１５ビツトの変換データがシフトレ
ジスタ（２６）にロードされ、このンフトレジスタ（２
６）より２０ｋＨｚの出力用クロックＢＣＫに同期して
その変換データがデジタル信号ＤＳとして出力端子（３
）に供給される。また、このデジタル信号ＤＳの出力と
平行して差動増幅器（１４）においては入力信号ＶＩの
次のサンプリングが行われる。
立ち下がると、その１５ビツトの変換データがシフトレ
ジスタ（２６）にロードされ、このンフトレジスタ（２
６）より２０ｋＨｚの出力用クロックＢＣＫに同期して
その変換データがデジタル信号ＤＳとして出力端子（３
）に供給される。また、このデジタル信号ＤＳの出力と
平行して差動増幅器（１４）においては入力信号ＶＩの
次のサンプリングが行われる。
本例の消費電力について検討するに、本例のＩＣ化され
たＡ／Ｄ変換器（１）に対しては最も周波数が高く消費
電力に影響する周波数が１２ＭＨｚの積分用クロックＭ
ＣＫは期間Ｔ４の中の期間Ｔ６でのみ供給される。従っ
て、本例のＡ／Ｄ変換器（１）におけるクロックに起因
する消費電力は従来例と比べて略Ｔ６／Ｔ４になる。こ
の場合、Ｔ ６ ／ Ｔ ４ ＝９６／（１００・５・
３２） ＝１／２００が成立するので、その消費電力は
略１／２００になる。
たＡ／Ｄ変換器（１）に対しては最も周波数が高く消費
電力に影響する周波数が１２ＭＨｚの積分用クロックＭ
ＣＫは期間Ｔ４の中の期間Ｔ６でのみ供給される。従っ
て、本例のＡ／Ｄ変換器（１）におけるクロックに起因
する消費電力は従来例と比べて略Ｔ６／Ｔ４になる。こ
の場合、Ｔ ６ ／ Ｔ ４ ＝９６／（１００・５・
３２） ＝１／２００が成立するので、その消費電力は
略１／２００になる。
この実施例を一般化して第３図例のＡ／Ｄ変換器を本来
の変換周波数の１／Ｎの周波数（Ｎは２以上の整数）で
使用するものとすれば、本例によれば消費電力を略１／
２Ｎにすることができる。但し、本例では従来例に比べ
て回路系（３０，３１，３２）が追加されておりこの回
路系における消費電力が問題となるが、一般に消費電力
の大きな部分はＩＣのバッファ部であるため、Ａ／Ｄ変
換器（１） の全体の消費電力に比べるとこの回路系
（３０，３１，３２）における消費電力は無視できる程
度である。
の変換周波数の１／Ｎの周波数（Ｎは２以上の整数）で
使用するものとすれば、本例によれば消費電力を略１／
２Ｎにすることができる。但し、本例では従来例に比べ
て回路系（３０，３１，３２）が追加されておりこの回
路系における消費電力が問題となるが、一般に消費電力
の大きな部分はＩＣのバッファ部であるため、Ａ／Ｄ変
換器（１） の全体の消費電力に比べるとこの回路系
（３０，３１，３２）における消費電力は無視できる程
度である。
従、って、本例によればＡ／Ｄ変換を安定且つ高精度に
実行できると共に、消費電力を変換周波数にほぼ比例さ
せて大幅に減少することができる利益がある。
実行できると共に、消費電力を変換周波数にほぼ比例さ
せて大幅に減少することができる利益がある。
尚、上述実施例はＡ／Ｄ変換器に本発明を適用したもの
であるが、本発明は積分器を使用する積分型のＤ／Ａ変
換器にもそのまま適用することができる。このように、
本発明は上述実施例に限定されず本発明の要旨を逸脱し
ない範囲で種々の構成を採り得ることは勿論である。
であるが、本発明は積分器を使用する積分型のＤ／Ａ変
換器にもそのまま適用することができる。このように、
本発明は上述実施例に限定されず本発明の要旨を逸脱し
ない範囲で種々の構成を採り得ることは勿論である。
［発明の効果］
本発明によれば、基準信号の積分期間を除く期間では積
分用クロックに起因する電力消費を減少することができ
るので、積分型変換装置を本来の設計目標値よりも低い
周波数で動作させる場合に積分を安定に行えると共に消
費電力を低減できる利益がある。
分用クロックに起因する電力消費を減少することができ
るので、積分型変換装置を本来の設計目標値よりも低い
周波数で動作させる場合に積分を安定に行えると共に消
費電力を低減できる利益がある。
第１図は本発明の一実施例のＡ／Ｄ変換器を示す構成図
、第２図は第１図例の動作の説明に供するタイミングチ
ャート図、第３図は従来のＡ／Ｄ（１〉 はＡ／Ｄ変
換器、（８）及び（９）は夫々分周回路、（１４）は差
動増幅器、（１５）は積分用のコンデンサ、（２３）〜
（２５）は夫々カウンタ、（２２）はクロック切替え回
路、〈３０〉は分周回路、（３２）は’ＩＪ ミツ）出
力付きのカウンタである。
、第２図は第１図例の動作の説明に供するタイミングチ
ャート図、第３図は従来のＡ／Ｄ（１〉 はＡ／Ｄ変
換器、（８）及び（９）は夫々分周回路、（１４）は差
動増幅器、（１５）は積分用のコンデンサ、（２３）〜
（２５）は夫々カウンタ、（２２）はクロック切替え回
路、〈３０〉は分周回路、（３２）は’ＩＪ ミツ）出
力付きのカウンタである。
Claims (1)
- 【特許請求の範囲】 積分スタート信号に同期して基準信号を積分する積分回
路と、該積分回路の積分値が入力信号に対応する値に達
するまで積分用クロックを計数する計数回路とを有し、
該計数回路の計数値を用いて上記入力信号をデジタル信
号又はアナログ信号に変換する積分型変換装置において
、 上記積分スタート信号に同期して上記積分用クロックが
所定期間だけ上記計数回路に供給されるように上記積分
用クロックをゲートするゲート回路を設け、 上記基準信号の積分期間だけ上記積分用クロックを上記
計数回路に供給するようにした積分型変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142523A JPH0435526A (ja) | 1990-05-31 | 1990-05-31 | 積分型変換装置 |
| US07/704,049 US5182561A (en) | 1990-05-31 | 1991-05-22 | Integrated converter with gate for supplying integrating dock pulses to counters only during reference signal integrating period |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142523A JPH0435526A (ja) | 1990-05-31 | 1990-05-31 | 積分型変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435526A true JPH0435526A (ja) | 1992-02-06 |
Family
ID=15317341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142523A Pending JPH0435526A (ja) | 1990-05-31 | 1990-05-31 | 積分型変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5182561A (ja) |
| JP (1) | JPH0435526A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI284240B (en) * | 2000-09-27 | 2007-07-21 | Matsushita Electric Industrial Co Ltd | Liquid crystal display device |
| US7038610B2 (en) * | 2001-07-19 | 2006-05-02 | Rohm Co., Ltd. | Integration type A/D converter, and battery charger utilizing such converter |
| US7336213B2 (en) * | 2004-12-17 | 2008-02-26 | Stmicroelectronics Pvt. Ltd. | Polarity independent precision measurement of an input voltage signal |
| US9316695B2 (en) * | 2012-12-28 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10305503B2 (en) * | 2013-03-07 | 2019-05-28 | Texas Instruments Incorporated | Analog to digital conversion with pulse train data communication |
| FR3150314A1 (fr) * | 2023-06-23 | 2024-12-27 | Stmicroelectronics International N.V. | Gestion du démarrage de la conversion d’un convertisseur analogique/numérique au sein d’un circuit intégré, par exemple un microcontrôleur. |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1174084A (en) * | 1966-12-19 | 1969-12-10 | Evershed Vignoles Ltd | Electronic Analogue-to-Digital Converters |
| JPS52444A (en) * | 1975-06-23 | 1977-01-05 | Advantest Corp | Analog-digital converter |
| US4023160A (en) * | 1975-10-16 | 1977-05-10 | Rca Corporation | Analog to digital converter |
| JPS549563A (en) * | 1977-06-24 | 1979-01-24 | Toshiba Corp | A-d converter |
| JPS61251232A (ja) * | 1985-04-27 | 1986-11-08 | Tokyo Electric Co Ltd | アナログ／デジタル変換装置 |
-
1990
- 1990-05-31 JP JP2142523A patent/JPH0435526A/ja active Pending
-
1991
- 1991-05-22 US US07/704,049 patent/US5182561A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5182561A (en) | 1993-01-26 |
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