JPS6074820A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、積分型のＡ／Ｄ変換器に関する。

［発明の技術的背景とその問題点］ 積分型Ａ／Ｄ変換器の一つとして、第１図に示すような
２スロ一プ積分方式によるものが知られている。図にお
いて、差動増幅器１とその反転入力端子および出力端子
間に接続されたコンデンサ２は積分回路３を構成してい
る。この積分回路３はサンプルスイッチ７によるサンプ
リング期間内にアナログ入力信号とその中心値をシフト
するためのオフセット用電圧Ｅがそれぞれ抵抗５，６、
そしてサンプルスイッチ７を介して供給され、これによ
りコンデンサ２に充電が行なわれる。このとき、積分回
路３の出力端子にはアナログ入力信号電圧Ｖｉｎに抵抗
４と５の比で決定される定数を乗じた電圧値と、オフセ
ット用電圧Ｅに抵抗４と６の比で決定される定数を乗じ
た電圧値の和の正負の符号を逆にした値の電圧が発生す
る。

次にサンプルスイッチ７が開いてサンプリングが終了す
ると、同時に第１の電流スイッチ８が閉じ、第１の電流
源８（定電流源）が積分回路３の信号入力端（差動増幅
器１の反転入力端子）に接続される。これによりコンデ
ンサ２が放電を開始するので、積分回路３はサンプリン
グ期間におけるコンデンサ２の充電の極性とは逆方向に
一定の傾きで１回目の積分を開始する。一方、この積分
開始と同時に制御回路１５の制御により上位ビットカウ
ンタ１６（ｍビット）がクロックジェネレータ１８から
の一定周期のクロックパルスのカウントを開始する。

そして積分回路３の出力端に接続された第１の比較器１
２によって積分回路３の出力電圧が基準電圧１３の値に
達したことが検出されると、これが制御回路１５で判定
されてカウンタ１６がカウントを終了し、同時に第１の
電流スイン８が開く。

またこれと同時に第２の電流スイッチ１１０１ｆｉじ、
今度は第１の電流源９の１／２ｎ倍の電流値を持つ第２
の電流源１１（定電流源）が積分回路３の信号入力端に
接続される。これにより積分回路３は１回目の積分の１
／２ｎの傾きで２回目の積分を開始する。一方、この２
回目の積分開始と同時に制御回路１５の制御により下位
ごットカウンタ１７（ｎビット）がクロックジェネレー
タ１８からのクロックパルスのカウントを開始する。こ
のカウント動作は、積分回路３の出力端に接続された第
２の比較器１４によって積分回路３の出力電圧がその基
準電圧である零レベルに達したことが検出されたときに
終了する。

２回目の積分の傾きは１回目の積分の傾きの１／２　で
あるから、上位ビットカウンタ１６の出力のＬＳＢは下
位ごットカウンタ１７の出力の２ｎ倍の重みを持つ。従
って両カウンタ１６．１７の出力を結合することにより
、アナログ入力信号に対応する（ｍ十ｎ　）ビットのデ
ィジタル信号出力１９を得ることができる。このように
して、Ａ／Ｄ変換が行なわれる。

ところで、このようなＡ／Ｄ変換器においては積分回路
３を構成する差動増幅器１の出力インピーダンスが零で
なく、利得も有限であることから、１回目の積分が終了
し２回目の積分が開始するときの積分電流の変化によっ
て積分回路３の出力にオーバーシュートが生じることは
避けられない。

この場合、積分は積分回路３の出力電圧が負の値から正
の値に向かう方向に行なわれるのであるが、このオーバ
ーシュートの結集積分回路３の出力電圧が零レベルを越
えると、２回目の積分が開始される前に第２の比較器１
４によりこの零レベルの検出がなされてしまい、下位ビ
ットのＡ／Ｄ変換が行なわれなくなってしまうという問
題がある。

この問題に対し、従来では第１の比較器１２の基準電圧
１３をできるだけ下げることにより、オーバーシュート
が生じても積分回路３の出力電圧が零レベルに達しない
ようにすることで対応していた。しかし基準電圧を下げ
ることは下位ビットの変換時間（２回目の積分時間）を
増加させ、Ａ／Ｄ変換に要する全時間を増加させる結果
となる。

これはＡ／Ｄ変換器に高分解能・高速が要求される場合
、特に大きな問題となる。高分解能のＡ／Ｄ変換を行な
うためには、第１．第２の電流源９゜１１の電流値の差
を大きくとる必要があり、これはオーバーシュートを増
加させる方向に一致するので、オーバーシュートの影響
を避けるにはさらに変換時間の増加を必要とするからで
ある。

また、オーバーシュート自体を小さくするには、積分回
路３における差動増幅器１の出力インピーダンスを低く
し、かつ利得をできる限り大きくしなければならないが
、これらには自ずと限界がありオーバーシュートの発生
は避けられない。

［発明の目的］ この発明の目的は、積分回路の出力のオーバーシュート
に影響されず、高分解能かつ高速のＡ／Ｄ変換が可能な
積分がたＡ／Ｄ変換器を提供することにある。

［発明の概要コ この発明は、積分回路が各電流源からの電流により積分
を開始した時点から積分回路の出力電圧が各比較器の基
準電圧に達するまでの時間を計測するカウンタ回路を制
御する制御回路に対して、各電流源を積分回路に選択的
に接続するための電流スイッチが切替わった時点から一
定微小期間だけ比較器の出力をマスクする論理回路を設
けたことを特徴としている。

［発明の効果］ この発明によれば、積分回路の出力に大きなオーバーシ
ュートが発生してもその影響が回避され、全てのビット
について正しくＡ／Ｄ変換を行なうことができる。従っ
てオーバーシュートの影響が比較器に及ばないように基
準電圧を必要以上に下げなくともよいので、２回目さら
にはそれ以降の積分時間が長くなることがなく、Ａ／Ｄ
変換時間を短かくすることができる。

また、各電流源の電流値の差を大きくとることができる
ため、Ａ／Ｄ変換の分解能拘上を図ることも可能となる
。

さらに、オーバーシュート自体を小さくする必要性が少
なくなることがら、積分回路に用いられる差動増幅器に
対する低出力インピーダンス、高利得といった特性上の
要求が緩和され、価格の低減にも寄与することができる
。

［発明の実施例］ 第２図はこの発明の一実施例に係わるＡ／Ｄ変換器の構
成を示す図である。第１図と同一部分には同一符号を付
して説明する。

図から明らかなように、このＡ／Ｄ変換器が第１図に示
した従来のＡ／Ｄ変換器と異なる点は第２の比較器１４
と制御回路１５との間に論理回路２０を設けたことであ
る。この論理回路２ｏは、この例では積分回路３に第２
の電流源１１を接続するための第２の電流スイッチ１ｏ
が閉じた時点から一定微小期間制御ｌｌＮ路１５に対し
比較器１４の出力をマスクするためのもので、縦続接続
された３つのＤ型フリップフロップ２１，２２．２３か
らなるカウンタ２４と、終段の７リツプ７０ツブ２３の
Ｑ出力により比較器１４の出力の通過を制御するゲート
回路（アンドゲート）２５とから構成されている。

この実施例の動作を第３図を参照して説明する。

第３図において（ａ）は積分回路３の出力波形を示し、
（ｂ）（ｃ）（ｄ）はそれぞれ第１．第２の比較器１２
．１４およびアンドゲート２５の出力波形を示している
。

第１図で説明したように、サンプリング期間サンプルス
イッチ７は閉じており、電流スイッチ８゜１０は開いて
いる。サンプリングが開始すると、積分回路３の出力電
圧は第３図（ａ）の３１に示すように入力信号電圧Ｖｉ
ｎに抵抗４と５の比で決定される定数を乗じた電圧値と
、オフセット用電圧Ｅに抵抗４と６の比で決定される定
数を乗じた電圧値との和の正負の符号を逆にした値−Ｖ
Ｏに漸近する。次にサンプルスイッチ７が開き第１の電
流スイッチ８が閉じることによって、積分回路３は第１
の電流源９からの電流により１回目の積分を開始し、そ
の出力電圧は第３図（ａ）の３２に示すように正方向に
直線的に上昇する。このとき、同時に制御回路１５の制
御により上位ビットカウンタ１６がクロックジェネレー
タ１８からのクロックパルスのカウントを開始する。

そして第３図（ｂ）のように、第１の比較器１２によっ
て積分回路３の出力電圧が基準電圧１３のレベルに達し
たことが検出されると、制御回路１５の制御により上位
ビットカウンタ１６はりＯツクパルスに同期してクロッ
クパルスのカウントを終了し、同時に第１の電流スイッ
チ８が開くとともに第２の電流スイッチ１０が閉じる。

従って積分回路３は今度は第２の電流源１１からの電流
により２回目の積分を開始し、その出力電圧は第３図（
ａ）の３４に示すように１回目の積分時の１／２”　の
傾きで上昇することになる。また、この２回目の積分の
開始と同時に制御回路１５の制御により下位ビットカウ
ンタ１７がクロックバルスのカウントを開始し、第３図
（Ｃ）のように第２の比較器１４により積分回路３の出
力電圧が零レベルに達したことが検出されると、その時
点で下位ビットカウンタ１７は制御回路１５の１ｌＪＩ
ＩＩによりカウントを終了し、Ａ／Ｄ変換が終了する。

ところで、積分回路３の出力電圧が１回目の積分により
第１の比較器１２の基準電圧１３レベルに達したことに
よって第１の電流スイッチ８が間き、第２の電流スイッ
チ１０が閉じたとき、積分回路３の出力にはその入力が
第１の電流源９から第２の電流源１１へと切替わること
による積分電流の変化によって、第３図（ａ）の３３に
示すようなオーバーシュートが生ずる。このオーバーシ
ュートによって、積分回路３の出力は図に示すように一
時的に第２の比較器１４の基準電圧である零レベルを越
えてしまう場合がある。このとき第２の比較器１４の出
力には、第３図（Ｃ）に示すように細いパルス３５が発
生する。このパルスが制御回路１５にそのまま供給され
ると、制御回路１５は２回目の積分が終了したと誤判定
してしまうので、下位ビットの変換結果が得られなくな
ってしまう。

この発明によれば、論理回路２ｏを設けることによって
、このような問題を解決することができる。すなわち、
論理回路２０は積分回路３の出力電圧が基準電圧１３の
レベルに達するまでは第１の比較器１２の出力によりカ
ウンタ２４がクリアされて終段のＱ出力が低レベルとな
ることによって、アンドゲート２５によって第２の比較
器１４の出力をマスクする。そして積分回路３の出力電
圧が基準電圧のレベルに達すると第１の比較器１２の出
力が反転し、積分回路３の入力が第１の電流源９から第
２の電流源１１に切替わった時点より数えて、カウンタ
２４にクロックジェネレータ１８からのクロックパルス
が３個供給された時点でカウンタ２４の終段のＱ出力は
高レベルに戻り、第２の比較器１４の出力のマスクは解
除される。

この動作により、アンドゲート２５の出力には第３図（
ｄ）に示すように第２の比較器１４の出力に発生したパ
ルス３５は現われなくなり、上述の誤動作は回避される
ことになる。

なお、論理回路２０によって第２の比較器１４の出力を
マスクすべき期間、換言すれば積分回路３の出力にオー
バーシュートが発生し得る期間は、差動増幅器１の特性
、電流源９，１１の電流値および積分用コンデンサ２の
容量等によって異なるので、それに応じて論理回路の構
成を適宜変更すればよい。

この発明はその他種々変形して実施が可能であり、例え
ば実施例では積分を２回行−なう形式のＡ／Ｄ変換器に
ついて説明したが、この発明は３回あるいはそれ以上の
積分によりＡ／Ｄ変換を行なうものにも勿論適用が可能
であり、要するに積分回路のオーバーシュート時の出力
がその基準電圧を越えるような比較器の出力を制御回路
に対してマスクする論理回路を設けることによって、前
述と同様な効果が得られる。

【図面の簡単な説明】

第１図は従来の２スロ一プ積分型Ａ／Ｄ変換器の構成図
、第２図はこの発明の一実施例に係わるＡ／Ｄ変換器の
構成図、第３図は同実施例の動作を説明するための波形
図である。 １・・・差動増幅器、２・・・積分用コンデンサ、３・
・・積分回路、４．５．６・・・抵抗、７・・・サンプ
ルスイッチ、８．１０・・・電流スイッチ、９．１１・
・・電流源、１２．１４・・・比較器、１３・・・基準
電圧、１５・・・制御回路、１６・・・上位ビットカウ
ンタ、１７・・・下位ビットカウンタ、１８・・・クロ
ックジェネレータ、１９・・・Ａ、／Ｄ変換出力、２０
・・・論理回路、２１〜２３・・・Ｄ型フリップフロッ
プ、２４・・・カウンタ、２５・・・アンドゲート。 出願人代理人　弁理士　鈴江武彦

Claims (2)

【特許請求の範囲】
1. （１）積分回路と、この積分回路にアナログ入力信号を
   サンプリングして供給する手段と、電流値の異なる複数
   の電流源と、これらの各電流源を前記積分回路の信号入
   力端に電流値の大きさ順に順次接続する複数の電流スイ
   ッチと、これらの電流スイッチにより前記各電流源が接
   続される毎に前記積分回路の出力電圧がそれぞれ異なる
   所定の基準電圧に達したことを検出する複数の比較器と
   、これらの比較器の出力を判定する制御回路と、この制
   御回路により制御され、前記積分回路が前記各電流源か
   らの電流により積分を開始した時点から前記積分回路の
   出ノＪ電圧が前記各基準電圧に達する時点までのそれぞ
   れの時間を計測して前記アナログ入力信号に対応したデ
   ィジタル出力を得るカウンタ回路と、前記電流スイッチ
   が切替わった時点から一定微小期間前記制御回路に対し
   前記比較器の出力をマスクする論理回路とを備えたこと
   を特徴とするＡ／Ｄ変換器。
2. （２）論理回路は電流スイッチが切替わった時点からカ
   ウンタ回路に供給されるクロックパルスをカウントする
   カウンタと、このカウンタが前記クロックパルスを所定
   個数カウントするまでの間比較器の出力を制御回路に対
   しマスクするグー１〜回路とからなるものであることを
   特徴とする特許請求の範囲第１項記載のＡ／Ｄ変換器。