JPH04355299A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH04355299A JPH04355299A JP3130862A JP13086291A JPH04355299A JP H04355299 A JPH04355299 A JP H04355299A JP 3130862 A JP3130862 A JP 3130862A JP 13086291 A JP13086291 A JP 13086291A JP H04355299 A JPH04355299 A JP H04355299A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- level
- memory transistor
- floating gate
- semiconductor device
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000002784 hot electron Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体装置に
関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭの消
去方法に関するものである。
関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭの消
去方法に関するものである。
【０００２】
【従来の技術】図２は従来のフラッシュＥＥＰＲＯＭの
構成図である。簡単のため４つのメモリートランジスタ
構成とした。１〜４はメモリートランジスタであり、５
、６はＮｃｈトランジスタである。また、ＢＬ１、ＢＬ
２はビットライン、ＷＬ１，ＷＬ２はワードライン、Ｓ
Ｌはソースラインである。
構成図である。簡単のため４つのメモリートランジスタ
構成とした。１〜４はメモリートランジスタであり、５
、６はＮｃｈトランジスタである。また、ＢＬ１、ＢＬ
２はビットライン、ＷＬ１，ＷＬ２はワードライン、Ｓ
Ｌはソースラインである。
【０００３】書き込み動作を説明する。メモリートラン
ジスタ１を書き込む場合はＷＬ１，ＢＬ１を各々高電圧
Ｖｐｐレベル、Ｎｃｈトランジスタ５をオン、６をオフ
にすることでソースラインＳＬをＧＮＤレベルとし、メ
モリートランジスタ１にチャンネル電流を発生させ、そ
のドレイン領域端部にホットエレクトロンを発生させ、
フローティングゲート電極に電子を注入することで書き
込みを行う。この場合、メモリートランジスタ２〜４で
はチャンネル電流が発生しないため書き込みは行われな
い。
ジスタ１を書き込む場合はＷＬ１，ＢＬ１を各々高電圧
Ｖｐｐレベル、Ｎｃｈトランジスタ５をオン、６をオフ
にすることでソースラインＳＬをＧＮＤレベルとし、メ
モリートランジスタ１にチャンネル電流を発生させ、そ
のドレイン領域端部にホットエレクトロンを発生させ、
フローティングゲート電極に電子を注入することで書き
込みを行う。この場合、メモリートランジスタ２〜４で
はチャンネル電流が発生しないため書き込みは行われな
い。
【０００４】次に消去動作を説明する。消去動作はＷＬ
１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々
ＧＮＤレベルまたはオープンレベル、Ｎｃｈトランジス
タ６をオン、５をオフにすることでソースラインＳＬを
Ｖｐｐレベルとし、メモリートランジスタ１〜４のフロ
ーティングゲート電極とソース領域間にトンネル電流を
発生させ、フローティングゲート電極からソース領域に
電子を放出することで消去を行う。
１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々
ＧＮＤレベルまたはオープンレベル、Ｎｃｈトランジス
タ６をオン、５をオフにすることでソースラインＳＬを
Ｖｐｐレベルとし、メモリートランジスタ１〜４のフロ
ーティングゲート電極とソース領域間にトンネル電流を
発生させ、フローティングゲート電極からソース領域に
電子を放出することで消去を行う。
【０００５】
【発明が解決しようとする課題】上記従来技術では、メ
モリートランジスタへの消去動作が、ソースラインが共
通であり、ワードラインが全てＧＮＤレベルとなるため
、全てのメモリートランジスタを同時に消去する、すな
わち一括消去しかできない問題があった。あるいは、共
通のソースラインをブロック単位に分離することでブロ
ック単位の消去でしかできない問題があった。
モリートランジスタへの消去動作が、ソースラインが共
通であり、ワードラインが全てＧＮＤレベルとなるため
、全てのメモリートランジスタを同時に消去する、すな
わち一括消去しかできない問題があった。あるいは、共
通のソースラインをブロック単位に分離することでブロ
ック単位の消去でしかできない問題があった。
【０００６】本発明はこの様な問題を解決するもので、
その目的とするところは消去動作においてもメモリート
ランジスタに選択、非選択の消去動作を持たせることを
可能にすることである。
その目的とするところは消去動作においてもメモリート
ランジスタに選択、非選択の消去動作を持たせることを
可能にすることである。
【０００７】
【課題を解決するための手段】本発明の不揮発性半導体
装置は、フローティングゲート電極とコントロールゲー
ト電極を備え、該フローティングゲート電極へ電子を注
入する書き込み動作をドレイン領域端部で発生するホッ
トエレクトロンで行うと共に、該フローティングゲート
電極から電子を放出する消去動作をソース領域のトンネ
ルで行うメモリートランジスタを含んで成る不揮発性半
導体装置において、データの消去動作時に、該メモリー
トランジスタのソース領域に高電圧を印加し、かつ該メ
モリートランジスタの中で選択されたメモリートランジ
スタのコントロールゲート電極には接地電位を印加し、
選択されないメモリートランジスタのコントロールゲー
ト電極には高電圧を印加する手段と、該選択されないメ
モリートランジスタに流れる電流を制御する手段とを備
えたことを特徴とする。
装置は、フローティングゲート電極とコントロールゲー
ト電極を備え、該フローティングゲート電極へ電子を注
入する書き込み動作をドレイン領域端部で発生するホッ
トエレクトロンで行うと共に、該フローティングゲート
電極から電子を放出する消去動作をソース領域のトンネ
ルで行うメモリートランジスタを含んで成る不揮発性半
導体装置において、データの消去動作時に、該メモリー
トランジスタのソース領域に高電圧を印加し、かつ該メ
モリートランジスタの中で選択されたメモリートランジ
スタのコントロールゲート電極には接地電位を印加し、
選択されないメモリートランジスタのコントロールゲー
ト電極には高電圧を印加する手段と、該選択されないメ
モリートランジスタに流れる電流を制御する手段とを備
えたことを特徴とする。
【０００８】
【作用】上記手段によればデータの消去動作時に、選択
されるメモリートランジスタでは、フローティングゲー
ト電極とソース領域間の電位差が大きいためトンネル電
流が発生し消去が行われる。一方、選択されないメモリ
ートランジスタでは、フローティングゲート電極とソー
ス領域間の電位差が小さくなるためトンネル電流が発生
せず、また、メモリートランジスタに流れるチャンネル
電流がホットエレクトロンが発生しないレベルにまで制
御されるため、フローティングゲート電極中の電子が注
入も放出もされず、その結果消去が行われない。
されるメモリートランジスタでは、フローティングゲー
ト電極とソース領域間の電位差が大きいためトンネル電
流が発生し消去が行われる。一方、選択されないメモリ
ートランジスタでは、フローティングゲート電極とソー
ス領域間の電位差が小さくなるためトンネル電流が発生
せず、また、メモリートランジスタに流れるチャンネル
電流がホットエレクトロンが発生しないレベルにまで制
御されるため、フローティングゲート電極中の電子が注
入も放出もされず、その結果消去が行われない。
【０００９】
【実施例】図１は本発明の実施例である。ここでは簡単
のため４つのメモリートランジスタ構成として説明する
。１〜４はメモリートランジスタ、５〜１０、１２〜１
５はＮｃｈトランジスタ、１６〜１９はＰｃｈトランジ
スタ、２０〜２３はクロックトゲート型インバータ回路
、２４〜２６はインバータ回路、２７、２８はＮＡＮＤ
回路、１１は書き込み制御回路である。また、ＢＬ１、
ＢＬ２はビットライン、ＷＬ１，ＷＬ２はワードライン
、ＳＬはソースライン、ＤＳ１、ＤＳ２はデコーダー信
号、ＳＳ１、ＳＳ２はセレクター信号である。
のため４つのメモリートランジスタ構成として説明する
。１〜４はメモリートランジスタ、５〜１０、１２〜１
５はＮｃｈトランジスタ、１６〜１９はＰｃｈトランジ
スタ、２０〜２３はクロックトゲート型インバータ回路
、２４〜２６はインバータ回路、２７、２８はＮＡＮＤ
回路、１１は書き込み制御回路である。また、ＢＬ１、
ＢＬ２はビットライン、ＷＬ１，ＷＬ２はワードライン
、ＳＬはソースライン、ＤＳ１、ＤＳ２はデコーダー信
号、ＳＳ１、ＳＳ２はセレクター信号である。
【００１０】書き込み動作を説明する。書き込み動作時
は消去信号がＬレベルであるため、Ｎｃｈトランジスタ
５、９、１０がオン、６がオフ、クロックトゲート型イ
ンバータ回路２０、２２がオン、２１、２３がオフとな
る。メモリートランジスタ１を書き込む場合はデコーダ
ー信号ＤＳ１をＬレベル、ＤＳ２をＨレベル、セレクタ
ー信号ＳＳ１をＨレベル、ＳＳ２をＬレベル、書き込み
制御回路１１の出力を高電圧Ｖｐｐレベルとすることで
、ビットラインＢＬ１をＶｐｐレベル、ＢＬ２をオープ
ンレベル、ワードラインＷＬ１をＶｐｐレベル、ＷＬ２
をＧＮＤレベル、ソースラインＳＬをＧＮＤレベルにす
る。こうするとメモリートランジスタ１にのみコントロ
ールゲート電極の電位とドレイン領域の電位とが同時に
Ｖｐｐレベルとなるためチャンネル電流が発生し、その
ドレイン領域端部でホットエレクトロンが発生し、フロ
ーティングゲート電極へ電子が注入されるため書き込み
が行われる。
は消去信号がＬレベルであるため、Ｎｃｈトランジスタ
５、９、１０がオン、６がオフ、クロックトゲート型イ
ンバータ回路２０、２２がオン、２１、２３がオフとな
る。メモリートランジスタ１を書き込む場合はデコーダ
ー信号ＤＳ１をＬレベル、ＤＳ２をＨレベル、セレクタ
ー信号ＳＳ１をＨレベル、ＳＳ２をＬレベル、書き込み
制御回路１１の出力を高電圧Ｖｐｐレベルとすることで
、ビットラインＢＬ１をＶｐｐレベル、ＢＬ２をオープ
ンレベル、ワードラインＷＬ１をＶｐｐレベル、ＷＬ２
をＧＮＤレベル、ソースラインＳＬをＧＮＤレベルにす
る。こうするとメモリートランジスタ１にのみコントロ
ールゲート電極の電位とドレイン領域の電位とが同時に
Ｖｐｐレベルとなるためチャンネル電流が発生し、その
ドレイン領域端部でホットエレクトロンが発生し、フロ
ーティングゲート電極へ電子が注入されるため書き込み
が行われる。
【００１１】次に消去動作を説明する。消去動作時は消
去信号がＶｐｐレベルであるため、Ｎｃｈトランジスタ
５、９、１０がオフ、６がオン、クロックトゲート型イ
ンバータ回路２０、２２がオフ、２１、２３がオンとな
る。メモリートランジスタ１、２を消去する場合はデコ
ーダー信号ＤＳ１をＬレベル、ＤＳ２をＨレベルとする
ことで、ビットラインＢＬ１、ＢＬ２をオープンレベル
、ワードラインＷＬ１をＧＮＤレベル、ＷＬ２をＶｐｐ
レベル、ソースラインＳＬをＶｐｐレベルにする。こう
するとメモリートランジスタ１、２のみ、コントロール
ゲート電極の電位がＧＮＤレベル、ソース領域の電位が
Ｖｐｐレベルであるため、フローティングゲート電極と
ソース領域間の電位差が大きくなるのでトンネル電流が
発生し、フローティングゲート電極からソース領域へ電
子が放出され消去が行われる。一方、メモリートランジ
スタ３、４では、コントロールゲート電極の電位がＶｐ
ｐレベル、ソース領域の電位もＶｐｐレベルであるため
、フローティングゲート電極とソース領域間の電位差が
小さくなるのでトンネル電流は発生せず、フローティン
グゲート電極からソース領域へ電子は放出されず消去は
行われない。また、ドレイン領域の電位がオープンレベ
ルであるためチャンネル電流は流れず、ホットエレクト
ロンの発生も生じない。そのためフローティングゲート
電極中の電子が注入も放出もされず、消去動作も、書き
込み動作も行われない。この結果、消去動作においても
選択、非選択の消去動作が可能となる。
去信号がＶｐｐレベルであるため、Ｎｃｈトランジスタ
５、９、１０がオフ、６がオン、クロックトゲート型イ
ンバータ回路２０、２２がオフ、２１、２３がオンとな
る。メモリートランジスタ１、２を消去する場合はデコ
ーダー信号ＤＳ１をＬレベル、ＤＳ２をＨレベルとする
ことで、ビットラインＢＬ１、ＢＬ２をオープンレベル
、ワードラインＷＬ１をＧＮＤレベル、ＷＬ２をＶｐｐ
レベル、ソースラインＳＬをＶｐｐレベルにする。こう
するとメモリートランジスタ１、２のみ、コントロール
ゲート電極の電位がＧＮＤレベル、ソース領域の電位が
Ｖｐｐレベルであるため、フローティングゲート電極と
ソース領域間の電位差が大きくなるのでトンネル電流が
発生し、フローティングゲート電極からソース領域へ電
子が放出され消去が行われる。一方、メモリートランジ
スタ３、４では、コントロールゲート電極の電位がＶｐ
ｐレベル、ソース領域の電位もＶｐｐレベルであるため
、フローティングゲート電極とソース領域間の電位差が
小さくなるのでトンネル電流は発生せず、フローティン
グゲート電極からソース領域へ電子は放出されず消去は
行われない。また、ドレイン領域の電位がオープンレベ
ルであるためチャンネル電流は流れず、ホットエレクト
ロンの発生も生じない。そのためフローティングゲート
電極中の電子が注入も放出もされず、消去動作も、書き
込み動作も行われない。この結果、消去動作においても
選択、非選択の消去動作が可能となる。
【００１２】次に読み出し動作を説明する。読み出し動
作時は消去信号がＬレベルであるため、ソースラインＳ
ＬはＧＮＤレベルとなる。この状態で、ビットラインＢ
Ｌ１、ＢＬ２を読み出し電位にし、選択するデコーダー
信号ＤＳｎをＬレベルとすることで、ワードラインＷＬ
ｎをＨレベルとし読み出しを行う。
作時は消去信号がＬレベルであるため、ソースラインＳ
ＬはＧＮＤレベルとなる。この状態で、ビットラインＢ
Ｌ１、ＢＬ２を読み出し電位にし、選択するデコーダー
信号ＤＳｎをＬレベルとすることで、ワードラインＷＬ
ｎをＨレベルとし読み出しを行う。
【００１３】尚、本実施例ではワードライン単位での消
去動作時の選択、非選択動作を説明したが、これは、回
路構成が複雑にはなるが、バイト単位であっても、また
ビット単位であっても本実施例の動作から同様の効果が
有ることは容易に推測できるであろう。
去動作時の選択、非選択動作を説明したが、これは、回
路構成が複雑にはなるが、バイト単位であっても、また
ビット単位であっても本実施例の動作から同様の効果が
有ることは容易に推測できるであろう。
【００１４】また、本実施例ではメモリートランジスタ
に流れる電流を制御する手段としてＮｃｈトランジスタ
９、１０を設けたが、これを設けず、例えば書き込み制
御回路１１から全てのビットラインにＶｐｐ電位を供給
する構成であっても、チャンネル電流は流れないため本
実施例と同様の効果がある。
に流れる電流を制御する手段としてＮｃｈトランジスタ
９、１０を設けたが、これを設けず、例えば書き込み制
御回路１１から全てのビットラインにＶｐｐ電位を供給
する構成であっても、チャンネル電流は流れないため本
実施例と同様の効果がある。
【００１５】また、本実施例では消去動作時の非選択メ
モリートランジスタのコントロール電極の電位をＶｐｐ
電位としているが、これはトンネル電流が発生しない範
囲においては必ずしもＶｐｐである必要はない。
モリートランジスタのコントロール電極の電位をＶｐｐ
電位としているが、これはトンネル電流が発生しない範
囲においては必ずしもＶｐｐである必要はない。
【００１６】
【発明の効果】以上述べた様に本発明によれば、フラッ
シュＥＥＰＲＯＭの消去動作において、メモリートラン
ジスタに選択、非選択の消去動作を持たせることが可能
となった。
シュＥＥＰＲＯＭの消去動作において、メモリートラン
ジスタに選択、非選択の消去動作を持たせることが可能
となった。
【００１７】また、共通のソースラインの選択制御等を
行う必要がないため、そのための複雑なパターン構造、
回路構成が不要となる効果もある。
行う必要がないため、そのための複雑なパターン構造、
回路構成が不要となる効果もある。
【図１】本発明の不揮発性半導体装置の実施例を示す回
路図。
路図。
【図２】従来の不揮発性半導体装置の実施例を示す回路
図。
図。
１〜４ メモリートランジスタ
５〜１０、１２〜１５ Ｎｃｈトランジスタ１６〜１
９ Ｐｃｈトランジスタ １１ 書き込み制御回路 ２０〜２３ クロックトゲート型インバータ回路２４
〜２６ インバータ回路 ２７、２８ ＮＡＮＤ回路 ＷＬ１、２ ワードライン ＢＬ１、２ ビットライン ＳＬ ソースライン
９ Ｐｃｈトランジスタ １１ 書き込み制御回路 ２０〜２３ クロックトゲート型インバータ回路２４
〜２６ インバータ回路 ２７、２８ ＮＡＮＤ回路 ＷＬ１、２ ワードライン ＢＬ１、２ ビットライン ＳＬ ソースライン
Claims (1)
- 【請求項１】 フローティングゲート電極とコントロ
ールゲート電極を備え、該フローティングゲート電極へ
電子を注入する書き込み動作をドレイン領域端部で発生
するホットエレクトロンで行うと共に、該フローティン
グゲート電極から電子を放出する消去動作をソース領域
のトンネルで行うメモリートランジスタを含んで成る不
揮発性半導体装置において、データの消去動作時に、該
メモリートランジスタのソース領域に高電圧を印加し、
かつ該メモリートランジスタの中で選択されたメモリー
トランジスタのコントロールゲート電極には接地電位を
印加し、選択されないメモリートランジスタのコントロ
ールゲート電極には高電圧を印加する手段と、該選択さ
れないメモリートランジスタに流れる電流を制御する手
段とを備えたことを特徴とする不揮発性半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130862A JPH04355299A (ja) | 1991-06-03 | 1991-06-03 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130862A JPH04355299A (ja) | 1991-06-03 | 1991-06-03 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04355299A true JPH04355299A (ja) | 1992-12-09 |
Family
ID=15044443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130862A Pending JPH04355299A (ja) | 1991-06-03 | 1991-06-03 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04355299A (ja) |
-
1991
- 1991-06-03 JP JP3130862A patent/JPH04355299A/ja active Pending
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