JPH043552B2

JPH043552B2 -

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Publication number: JPH043552B2
Application number: JP19381582A
Authority: JP
Priority date: 1982-11-04
Filing date: 1982-11-04
Publication date: 1992-01-23
Also published as: JPS5983198A

Description

【発明の詳細な説明】本発明はアクテイブマトリクス型液晶表示装置
特にアクテイブマトリクス型液晶画像表示装置の
駆動回路に関する。

アクテイブマトリクス型液晶表示装置は、複数
本のゲート線、該ゲート線と直交する複数本のデ
ータ線及びゲート線とデータ線との各交点付近に
形成された複数個のMOSトランジスタより成る
アクテイブマトリクス基板と、該アクテイブマト
リクス基板に対向する共通電極との間に液晶を介
設して成るものである。アクテイブマトリクス基
板としては、単結晶シリコン基板上にMOSトラ
ンジスタアレイを形成したもの、あるいは透明基
板上に薄膜MOSトランジスタアレイを形成した
もの等があり、前記アクテイブマトリクス基板を
用いたアクテイブマトリクス型液晶表示装置、特
にアクテイブマトリクス型液晶画像表示装置を製
作する試みが、近年盛んに行われている。

前記複数のゲート線はゲート側駆動回路に接続
され、前記複数のデータ線はデータ側駆動回路に
接続されている。従来、データ線の配線をアルミ
ニウムもしくはアルミニウム合金のような、比抵
抗の小さい材料で行う場合は、データ線充放電の
時定数が小さいため、データ側駆動回路に容量を
付加する必要はなかつた。

第１図にその例を示す。同図において１０１は
ゲート線、データ線及び画素アレイによつて構成
されるアクテイブマトリクス型液晶表示装置で、
１０２，１０３，１０４等はゲート線、１０５，
１０６，１０７等はデータ線、１１１，１１２，
１１３等は画素である。また、１１４はシフトレ
ジスタから成るゲート側駆動回路、１２１，１２
２，１２３，１２４，１２５等はアナログスイツ
チ、１２６はデータ線に印加されるビデオ信号の
入力端子、１３１は前記アナログスイツチの開閉
を制御するるシフトレジスタであり、前記アナロ
グスイツチ群１２１乃至１２５等とシフトレジス
タ１３１とによつてデータ側駆動回路が構成され
ている。アナログスイツチ１２１乃至１２５等
は、ビデオ信号をサンプルホールドする働きをし
ており、一つのアナログスイツチが導通する時間
は最大1μsec程度に制限される。

第２図は一画素を示したものである。同図にお
いて２０１は液晶、２０２はMOSトランジスタ、
２０３はゲート線、２０４はデータ線である。

ところで、データ線の比抵抗が大きくなると、
データ線に電荷を充放電する時の時定数も大きく
なる。このため、第１図のような駆動回答で比抵
抗の大きなデータ線を駆動しようとすると、アナ
ログスイツチの導通時間内にデータ線が完全には
充放電されないため、画像表示が非常に困難とな
る。例えば、データ線における電圧降下が著しい
ため、第２図における液晶２０１の電極間の電位
差も小さくなり、黒色に見える筈のものが白つぽ
い灰色に見えたりする。

その場合考えられるのは、各々のアナログスイ
ツチ１２１乃至１２５等の直後に容量を付加し、
アナログスイツチが開いた後も該容量の放電によ
りデータ線の充電を行い、電圧降下を防ぐ事であ
る。しかし各々のデータ線に容量を付加した場
合、データ線の本数と同数の容量が必要となるた
め、データ側駆動回路の素子数が増大する。素子
数の増大したデータ側駆動回路を集積回路にした
場合、該集積回路の面積が大幅に増大する。液晶
表示装置の主な用途は、小型で低消費電力の電子
機器への適用であるため、前述の駆動回路の素子
数増大、即ち集積回路面積の大幅な増大は致命的
な欠点となる。実際、容量の１個あたりの面積を
0.07mm²とすると、100個ある場合、容量群の面積
だけで７mm²となつてしまい、集積回路製作費の面
から見ても、実用には適さない。また、当然のこ
とながら前述の小型化も満足しない。

本発明の目的は、データ側駆動回路に付加した
容量を効率的に利用することにより、少ない素子
数の駆動回路で、比抵抗の高いデータ線の駆動を
可能とし、小型で性能の優れたアクテイブマトリ
クス型液晶表示装置の駆動回路を実現することに
ある。

本発明の要旨は、比抵抗の高い材料例えば、Ｐ
型もしくはＮ型の拡散層、ITO等の透明導電膜
層、シリコン薄膜層等）で形成されたデータ線を
駆動するため、付加した容量の前後段端子を適切
なクロツク信号で切り換えることにより、容量を
時分割多量使用して、一個の容量で複数本のデー
タ線の駆動を行うようにした点にある。

以下、実施例に基づいて本発明を詳細に説明す
る。

第３図に本発明の実施例を示し、第４図に第３
図の駆動回路の各部の印加波形を示す。第３図は
データ側駆動回路において、容量４個ですべての
データ線を駆動している例で、３００はゲート線
データ線及び画素アレイによつて構成されるアク
テイブマトリクス型液晶表示装置で、３０１乃至
３０６はゲート線、３０７乃至３１８は比抵抗が
アルミニウムより高い材料（例えば、拡散層、透
明導電膜、シリコン薄膜等）で形成されたデータ
線、３１９乃至３２３等は第２図に示した画素、
３３１はシフトレジスタより成るゲート側駆動回
路、３３２はアナログスイツチ３４１乃至３５２
の開閉を制御するシフトレジスタ、３３３はアナ
ログスイツチ３８１乃至３８４の開閉を制御する
シフトレジスタ、３３４乃至３３７は付加した容
量、５０１乃至５０４は３４１乃至３５２のアナ
ログスイツチの少なくとも２個以上、３３４乃至
３３７の容量、及び３８１乃至３８４のアナログ
スイツチを接続してなる第１の接続線、該第１の
接続線の各々に接続されてなる容量及び第２のア
ナログスイツチ、３３８はデータ線に印加される
ビデオ信号の入力端子、３６１乃至３７２はシフ
トレジスタ３３２の出力端子、３９１乃至３９４
はシフトレジスタ３３３の出力端子である。３３
２乃至３９４で、データ側駆動回路が構成されて
いる。第４図で４０１，４０２，４０３，４０４
はそれぞれシフトレジスタ３３３の各出力端子３
９１，３９２，３９３，３９４の出力信号を示し
ており、４０５，４０６，４０７，４０８，４０
９，４１０，４１１，４１２はそれぞれシフトレ
ジスタ３３２の各出力端子３６１，３６２，３６
３，３６４，３６５，３６６，３６７，３６８の
出力信号を示している。出力信号がハイのときア
ナログスイツチは導通し、出力信号がローのとき
アナログスイツチは非導通となるようになつてい
る。入力端子３３８から入つきたビデオ信号は、
第４図のt₁乃至t₂の時間にアナログスイツチ３８
１によつてサンプリングされ、容量３３４を充電
し、t₂以後の時間も３３４の放電によりデータ線
３０７を駆動する。時刻t₃になると、出力端子３
６１の出力信号４０５がローとなり、アナログス
イツチ３４１は非導通となり、容量３３４による
データ線３０７の駆動は終了する。と同時に出力
端子３９１及び３６５の出力信号４０１及び４０
９がハイになり、アナログスイツチ３８１及び３
４５が導通する。t₃乃至t₄の時間にアナログスイ
ツチ３８１によつてサンプリングされたビデオ信
号は容量３３４を充電し、アナログスイツチ３４
５が導通するt₃乃至t₅の時間にデータ線３１１を
駆動する。

以上述べたごとき動作の繰り返しによつて、容
量３３４はデータ線３０７，３１１………を、容
量３３５はデータ線３０８，３１２，………を、
容量３３６はデータ線３０９，３１３………を、
容量３３７はデータ線３１０，３１４………をそ
れぞれ駆動する。第４図より、容量４個を用いる
ことにより、一本のデータ線を駆動している時間
は、容量を全く用いない場合の４倍となることが
わかる。付加する容量の個数を増やせば、一本の
データ線を駆動する時間が増加する反面、必然的
にデータ側駆動回路の集積回路の面積も増加す
る。従つて付加容量の個数を一本のデータ線に電
荷を充放電するのに要する時間の大小に応じて適
切に定めることによつて、最も容量が効率よく利
用でき、高性能で小型のデータ側駆動回路の集積
回路が実現される。該データ側駆動回路を用いる
と、データ線に比抵抗の大きい材料を使つても、
データ線を駆動する時間が充分あり、またデータ
線における電圧降下も少なくなり、アクテイブマ
トリクス型液晶表示装置の表示性能が著しく向上
する。実際、第３図において容量３３４乃至３３
７を40PF、アナログスイツチ３３８１乃至３８
４によるビデオ信号のサンプリング時間を1μsec、
データ線のシート抵抗を100Ωとすると、データ
線が充放電を繰り返し、データ線の末端まで信号
が伝わる時間は3.4μsec程度、データ線における
電圧降下の割合は10％程度となり、充分実用に耐
え得るばかりか、非常に高性能なものになつた。

以上の如く、本発明のアクテイブマトリクス型
液晶表示装置の駆動回路は、一対の基板間に液晶
が挟持され、該一対の基板の一方の基板にはマト
リクス状に配列された複数本のデータ線と複数本
のゲート線、該データ線と該ゲート線の交点に配
置されたMOSトランジスタと画素が形成されて
なるアクテイブマトリクス型液晶表示装置の該複
数本のデータ線と接続されてなるゲート側駆動回
路と、該複数本のゲート線と接続されてなるゲー
ト側駆動回路とからなるアクテイブマトリクス型
液晶表示装置の駆動回路において、該データ側駆
動回路は、少なくとも１個の容量を具備し、該容
量は第１のアナログスイツチを介してビデオ信号
端子と接続され、かつ複数の第２のアナログスイ
ツチを介して該複数本のデータ線に接続されてな
り、該容量と該第１のアナログスイツチの数は該
データ線と該第２のアナログスイツチよりも少な
いことにより、アクテイブマトリクス型液晶表示
装置のデータ線にビデオ信号が充分印加され、デ
ータ線及びゲート線の配線材料を高抵抗材料であ
るSiも使用することを可能にしたものである。上
述のデータ線及びゲート線の配線材料に高強度の
Siを使用できることはデータ線及びゲート線上に
形成されてなる配向膜をラビングする時に、ラビ
ングによつて配線材料が破損してしまうことがな
くなる。なお、アクテイブマトリクス型液晶表示
装置のデータ線及びゲート線に低抵抗のAlなど
を用いた場合においても、本発明の駆動回路を用
いれば、データ線にビデオ信号がより充分印加さ
れ、表示むらのない液晶表示装置の提供が可能と
なる。

【図面の簡単な説明】

第１図は従来のアクテイブマトリクス型液晶表
示装置及びその駆動回路を説明するための図。第
２図はアクテイブマトリクス型液晶表示装置の一
画素の構成を示した図。第３図及び第４図は本発
明の実施例を説明するための図。

Claims

【特許請求の範囲】

１一対の基板間に液晶が狭持され、該一対の基
板の一方の基板にはマトリクス状に配列された複
数本のデータ線と複数本のゲート線、該データ線
と該ゲート線の交点に配置されたMOSトランジ
スタと画素が形成されてなるアクテイブマトリク
ス型液晶表示装置の該複数本のデータ線と接続さ
れてなるデータ側駆動回路と、該複数本のゲート
線と接続されてなるゲート側駆動回路とからなる
アクテイブマトリクス型液晶表示装置の駆動回路
において、該データ側駆動回路は、該複数本のデ
ータ線の各々に接続されてなる第１のアナログス
イツチ、該第１のアナログスイツチの少なくとも
２個以上を接続してなる第１の接続線、該第１の
接続線の各々に接続されてなる容量及び第２のア
ナログスイツチ、該第２のアナログスイツチの
各々に接続されてなるビデオ信号入力端子、該第
１のアナログスイツチを制御する第１のシフトレ
ジスタ、該第２のアナログスイツチを制御する第
２のシフトレジスタで構成されてなり、該ビデオ
信号入力端子に入力されたビデオ信号は、第１の
シフトレジスタの信号により第１のアナログスイ
ツチを、第２のシフトレジスタからの信号により
第１のアナログスイツチを動作させて、データ線
に供給されるものであり、該第２のシフトレジス
タと該第１のシフトレジスタからの信号は一定時
間、一定周期でそれぞれ該第２のアナログスイツ
チと該第１のアナログスイツチを動作させるもの
であり、該第１及び第２のシフトレジスタの信号
により一定時間該第１及び第２のアナログスイツ
チが動作を開始する時間は同期してなり、かつ該
第１のシフトレジスタからの信号により該第１の
アナログスイツチを一定時間オンする時間は、該
第２のシフトレジスタからの信号により該第２の
アナログスイツチを一定時間オンする時間よりも
長いことを特徴とするアクテイブマトリクス型液
晶表示装置の駆動回路。