JPH0435535A - データ伝送方法 - Google Patents
データ伝送方法Info
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- JPH0435535A JPH0435535A JP2142430A JP14243090A JPH0435535A JP H0435535 A JPH0435535 A JP H0435535A JP 2142430 A JP2142430 A JP 2142430A JP 14243090 A JP14243090 A JP 14243090A JP H0435535 A JPH0435535 A JP H0435535A
- Authority
- JP
- Japan
- Prior art keywords
- data
- synchronization
- time width
- section
- voltage level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は計測ディジタルデータ等を高い信頼性を有して
１つの伝送路で伝送することが可能なデータ伝送方法に
関する。
１つの伝送路で伝送することが可能なデータ伝送方法に
関する。
［従来の技術及び発明が解決しようとする課題］データ
ビットとクロックビットとを組み合せた直列信号を伝送
又は記録することは既に行われている。しかし従来の方
式はデータを正確且つ容易に抽出することが困難であっ
た。
ビットとクロックビットとを組み合せた直列信号を伝送
又は記録することは既に行われている。しかし従来の方
式はデータを正確且つ容易に抽出することが困難であっ
た。
そこで、本発明の目的は、データを正確且っ容品に直列
伝送することが可能なデータ伝送方法を提供することに
ある。
伝送することが可能なデータ伝送方法を提供することに
ある。
［課題を解決するための手段］
上記目的を達成するための本発明は、データと同期信号
とから成る単位信号を繰返して伝送する方法において、
前記単位信号が、第１の同期区間と、複数ビットを夫々
含む複数のデータ区間と、前記複数のデータ区間の終り
に夫々隣接配置された第２の同期区間とから成り、且つ
前記第１の同期区間が第１の電圧レベルであり、且つ前
記第２の同期区間が前記第１の電圧レベルと異なる第２
の電圧レベルであり、且つ前記データ区間の各ビットが
前記第１又は第２の電圧レベルであり、且つ前記第１の
同期区間の時間幅が前記データ区間の時間幅よりも大き
く設定されていることを特徴とするデータ伝送方法に係
わるものである。
とから成る単位信号を繰返して伝送する方法において、
前記単位信号が、第１の同期区間と、複数ビットを夫々
含む複数のデータ区間と、前記複数のデータ区間の終り
に夫々隣接配置された第２の同期区間とから成り、且つ
前記第１の同期区間が第１の電圧レベルであり、且つ前
記第２の同期区間が前記第１の電圧レベルと異なる第２
の電圧レベルであり、且つ前記データ区間の各ビットが
前記第１又は第２の電圧レベルであり、且つ前記第１の
同期区間の時間幅が前記データ区間の時間幅よりも大き
く設定されていることを特徴とするデータ伝送方法に係
わるものである。
なお、データ区間の時間幅をｎＸＴｌ （但し、ｎは
ビット数、Ｔ１は１ビットの時間幅）とした時に、第１
の同期区間の時間幅を（ｎ＋１）ＸＴ１とし、第２の同
期区間の時間幅をＴＩとすることが望ましい。
ビット数、Ｔ１は１ビットの時間幅）とした時に、第１
の同期区間の時間幅を（ｎ＋１）ＸＴ１とし、第２の同
期区間の時間幅をＴＩとすることが望ましい。
［作 用］
上記発明によれば、第１の同期区間の時間幅とデータ区
間の時間幅との差によって第１−の同期区間を容易且つ
正確に検出することができる。従って、第１の同期区間
とデータ区間とを正確に区別してデータ区間のデータを
正確に読み取ることができる。
間の時間幅との差によって第１−の同期区間を容易且つ
正確に検出することができる。従って、第１の同期区間
とデータ区間とを正確に区別してデータ区間のデータを
正確に読み取ることができる。
［実施例コ
次に、本発明の実施例に係わるデータ伝送方式を説明す
る。
る。
本実施例では第３図（Ａ）に示す直列信号を形成し、こ
れを１本の信号線を使用して送信側から受信側に伝送す
る。第３図（Ａ）の直列信号は、単位信号を周期Ｔで繰
返して配置したものである。
れを１本の信号線を使用して送信側から受信側に伝送す
る。第３図（Ａ）の直列信号は、単位信号を周期Ｔで繰
返して配置したものである。
単位信号は低レベル（第１の電圧レベル）の第１の同期
区間（リーディングパルス区間）Ｔａと、高レベル（第
２の電圧レベル）の第２の同期区間Ｔｂと、低レベル又
は高レベルから成るデータ区間Ｔｃとから成る。
区間（リーディングパルス区間）Ｔａと、高レベル（第
２の電圧レベル）の第２の同期区間Ｔｂと、低レベル又
は高レベルから成るデータ区間Ｔｃとから成る。
第１の同期区間Ｔａは周期Ｔで繰返し発生し、第２の同
期区間Ｔｂは複数（３個）のデータ区間ＴｃＯ後に隣接
配置されている。
期区間Ｔｂは複数（３個）のデータ区間ＴｃＯ後に隣接
配置されている。
各データ区間Ｔｃはｎビットを伝送するためにｎＸＴ１
（ここでＴＩは１ビットの時間幅）の時間幅を有す
る。第１の同期区間Ｔａは（ｎ ＋ ｌ ）ＸＴＩの時
間幅を有し、第２の同期区間ＴｂはＴ１の時間幅を有す
る。この実施例ではｎが７であるから、Ｔｃは７ＴＬ
、Ｔａは８Ｔｌ 、ＴｂはＴ１である。３つのデータ区
間Ｔｅの内の最初のものは第コの同期区間Ｔａに隣接し
ている。第１、第２及び第３のデータ区間ＴＣの相互間
には第２の同期区間Ｔｂが配置され、第３のデータ区間
ＴＣと次の周期の第１の同期区間Ｔａとの間にも第２の
同期区間Ｔｂか配置されている。
（ここでＴＩは１ビットの時間幅）の時間幅を有す
る。第１の同期区間Ｔａは（ｎ ＋ ｌ ）ＸＴＩの時
間幅を有し、第２の同期区間ＴｂはＴ１の時間幅を有す
る。この実施例ではｎが７であるから、Ｔｃは７ＴＬ
、Ｔａは８Ｔｌ 、ＴｂはＴ１である。３つのデータ区
間Ｔｅの内の最初のものは第コの同期区間Ｔａに隣接し
ている。第１、第２及び第３のデータ区間ＴＣの相互間
には第２の同期区間Ｔｂが配置され、第３のデータ区間
ＴＣと次の周期の第１の同期区間Ｔａとの間にも第２の
同期区間Ｔｂか配置されている。
第３図（Ａ）の直列信号は第１図の送信回路によって形
成する。この送信回路は、２１ビットの計測データ発生
回路１と、２１ビットのラッチ回路２と、３２ビットの
マルチプレクサから成るデータセレクタ３と、Ｉ ＭＨ
ｚの発振器４と、アドレスカウンタ５とから成る。
成する。この送信回路は、２１ビットの計測データ発生
回路１と、２１ビットのラッチ回路２と、３２ビットの
マルチプレクサから成るデータセレクタ３と、Ｉ ＭＨ
ｚの発振器４と、アドレスカウンタ５とから成る。
計測データ発生回路１の２１ビットの並列出力ラインは
ラッチ回路２に接続されている。ラッチ回路２は入力デ
ータを一定時間だけラッチ（保持）して出力する。
ラッチ回路２に接続されている。ラッチ回路２は入力デ
ータを一定時間だけラッチ（保持）して出力する。
データセレクタ３は第１〜第３２の入力端子Ａ１〜Ａ３
２を有し、第１〜第８の入力端子Ａ１〜Ａ８が第１の電
圧レベル（低レベル）を与えるためのグランド端子６に
接続され、第９〜第１５の入力端子Ａ９〜Ａ１５、第１
７〜第２３の入力端子ＡＩ７〜Ａ２３及び第２５〜第３
１の入力端子Ａ２５〜Ａ３１がラッチ回路２の第１〜第
２１の出力端子に接続され、第１６、第２４及び第３２
の入力端子Ａ１６、Ａ２４、Ａ３２が第２の電圧レベル
（高レベル）を与える電源端子７に接続されている。
２を有し、第１〜第８の入力端子Ａ１〜Ａ８が第１の電
圧レベル（低レベル）を与えるためのグランド端子６に
接続され、第９〜第１５の入力端子Ａ９〜Ａ１５、第１
７〜第２３の入力端子ＡＩ７〜Ａ２３及び第２５〜第３
１の入力端子Ａ２５〜Ａ３１がラッチ回路２の第１〜第
２１の出力端子に接続され、第１６、第２４及び第３２
の入力端子Ａ１６、Ａ２４、Ａ３２が第２の電圧レベル
（高レベル）を与える電源端子７に接続されている。
アドレスカウンタ５はＩ ＭＨ’ｚ発振器４の出力パル
スをカウントしてデータセレクタ３のアドレス信号（選
択信号）を形成し、データセレクタ３に送る。アドレス
信号は周期Ｔを有しているので、データセレクタ３の入
力端子Ａ１〜Ａ３２の信号が周期的に選択される。即ち
、データセレクタ３において第１〜第８の入力端子Ａ１
〜Ａ８が選択されることによって第３図（Ａ）のｔ１〜
ｔ２の第１の同期区間Ｔａの８ビットの低レベル信号が
形成され、出力端子８に送出される。次に、第９〜第１
５の入力端子Ａ９〜Ａ１５の入力が選択されることによ
って第３図（Ａ）のｔ２〜ｔ８の第１のデータ区間Ｔｃ
の７ビットのデータが選択され、出力端子８に送出され
る。次に、第１６の入力端子ＡｌＢの入力が選択され、
第３図（Ａ）のｔ３〜ｔ４の第２の同期区間ＴｂＯ高レ
ベル信号が出力端子８に送出される。この様に順次に入
力を選択することにより、第３図（Ａ）の直列信号が得
られる。
スをカウントしてデータセレクタ３のアドレス信号（選
択信号）を形成し、データセレクタ３に送る。アドレス
信号は周期Ｔを有しているので、データセレクタ３の入
力端子Ａ１〜Ａ３２の信号が周期的に選択される。即ち
、データセレクタ３において第１〜第８の入力端子Ａ１
〜Ａ８が選択されることによって第３図（Ａ）のｔ１〜
ｔ２の第１の同期区間Ｔａの８ビットの低レベル信号が
形成され、出力端子８に送出される。次に、第９〜第１
５の入力端子Ａ９〜Ａ１５の入力が選択されることによ
って第３図（Ａ）のｔ２〜ｔ８の第１のデータ区間Ｔｃ
の７ビットのデータが選択され、出力端子８に送出され
る。次に、第１６の入力端子ＡｌＢの入力が選択され、
第３図（Ａ）のｔ３〜ｔ４の第２の同期区間ＴｂＯ高レ
ベル信号が出力端子８に送出される。この様に順次に入
力を選択することにより、第３図（Ａ）の直列信号が得
られる。
第３図（Ａ）の直列信号は、第１図の出力端子８から第
２図の受信回路の入力端子１１に有線又は無線又は光伝
送路等の単一の信号伝送路１０を介して送られる。受信
回路はシフトレジスタ１２とラッチ回路１３と、８ Ｍ
Ｈｚの発振器１４と、第１の同期区間終端検出回路１５
と、シフトレジスタ用クロック信号及びラッチ用ストロ
ーブ信号発生回路１６と、誤動作検出回路１７とから成
る。
２図の受信回路の入力端子１１に有線又は無線又は光伝
送路等の単一の信号伝送路１０を介して送られる。受信
回路はシフトレジスタ１２とラッチ回路１３と、８ Ｍ
Ｈｚの発振器１４と、第１の同期区間終端検出回路１５
と、シフトレジスタ用クロック信号及びラッチ用ストロ
ーブ信号発生回路１６と、誤動作検出回路１７とから成
る。
第１の同期区間終端検出回路１５は、カウンタ１８から
成り、このクリア端子ＣＬに直列信号入力端子１１が接
続され、クロック入力端子ＩＮに発振器１４が接続され
ている。なお、発振器１４の発振周波数は送信側発振器
４の発振周波数（ＩＭＨｚ ）よりも高く、且つ両発振
器４．１４の出力パルスの周期は第４図（Ａ）の直列信
号のビット周期Ｔ１よりも十分に短い。
成り、このクリア端子ＣＬに直列信号入力端子１１が接
続され、クロック入力端子ＩＮに発振器１４が接続され
ている。なお、発振器１４の発振周波数は送信側発振器
４の発振周波数（ＩＭＨｚ ）よりも高く、且つ両発振
器４．１４の出力パルスの周期は第４図（Ａ）の直列信
号のビット周期Ｔ１よりも十分に短い。
カウンタ１８はクリア端子ＣＬが高レベルの時にクリア
されるように形成されているので、直列信号が低しベー
ルの期間を計測する。カウンタ１８は、 ｎＸＴ１ ＜Ｔａｌ＜ （ｎ＋１）ＸＴＩ即ち７
Ｔｌ ＜ Ｔａｌ＜ ８ Ｔｌを満足する時間Ｔａｌに
おいて連続的に発振器１４の出力を計数した時にライン
１８ａに第３図（Ｂ）の第１の同期区間終端検出パルス
を発生する。要するに、第３図（Ａ）においてｔ１時点
で直列信号が低レベルになり、この低レベルが８ビット
期間連続的に継続した時に第３図（Ｂ）のパルスが発生
する。ｔ４〜ｔ５のデータ区間においてデータの７ビッ
トの全部がたとえ低レベルであったとしても、低レベル
期間が７Ｔｌよりも長くならないので、ライン１８ａに
第３図（Ｂ）のパルスは発生しない。従って、第１の同
期区間、を確実且つ容易に検出することができる。
されるように形成されているので、直列信号が低しベー
ルの期間を計測する。カウンタ１８は、 ｎＸＴ１ ＜Ｔａｌ＜ （ｎ＋１）ＸＴＩ即ち７
Ｔｌ ＜ Ｔａｌ＜ ８ Ｔｌを満足する時間Ｔａｌに
おいて連続的に発振器１４の出力を計数した時にライン
１８ａに第３図（Ｂ）の第１の同期区間終端検出パルス
を発生する。要するに、第３図（Ａ）においてｔ１時点
で直列信号が低レベルになり、この低レベルが８ビット
期間連続的に継続した時に第３図（Ｂ）のパルスが発生
する。ｔ４〜ｔ５のデータ区間においてデータの７ビッ
トの全部がたとえ低レベルであったとしても、低レベル
期間が７Ｔｌよりも長くならないので、ライン１８ａに
第３図（Ｂ）のパルスは発生しない。従って、第１の同
期区間、を確実且つ容易に検出することができる。
シフトレジスタ用クロック信号及びラッチ用ストローブ
信号発生回路１６もカウンタ１９から成り、この入力端
子ＩＮは発振器１４に接続されている。この後段のカウ
ンタ１９のクリア端子ＣＬは前段のカウンタ１８の出力
ライン１８ａに接続されている。カウンタ１９の出力ラ
イン１９ａには第３図（Ｃ）に示すシフトレジスタ用ク
ロック信号が得られ、出力ライン１９ｂには第３図（Ｄ
）のラッチ用ストローブ信号が得られる。即ち、第２図
（Ｂ）のパルスの後縁（立下り）からＴｌ／２だけ計数
したら幅Ｔ１／２の高レベルパルスを発生し、再びＴ１
／２だけ計数したら幅Ｔ１／２の高レベルパルスを発生
する。要するに、周期Ｔ１で第３図（Ｃ）のクロックパ
ルスを発生し、これをシフトレジスタ１２のクロック端
子ＣＫに与える。シフトレジスタ１２には第３図（Ａ）
の直列信号が第３図（Ｃ）のクロックパルスの前縁（立
下り）に同期して読み込まれる。第３図（Ｃ）のクロッ
クパルスの前縁は第３図の各ビットのほぼ中央に位置す
るので、各ビットは正確に読み取られる。
信号発生回路１６もカウンタ１９から成り、この入力端
子ＩＮは発振器１４に接続されている。この後段のカウ
ンタ１９のクリア端子ＣＬは前段のカウンタ１８の出力
ライン１８ａに接続されている。カウンタ１９の出力ラ
イン１９ａには第３図（Ｃ）に示すシフトレジスタ用ク
ロック信号が得られ、出力ライン１９ｂには第３図（Ｄ
）のラッチ用ストローブ信号が得られる。即ち、第２図
（Ｂ）のパルスの後縁（立下り）からＴｌ／２だけ計数
したら幅Ｔ１／２の高レベルパルスを発生し、再びＴ１
／２だけ計数したら幅Ｔ１／２の高レベルパルスを発生
する。要するに、周期Ｔ１で第３図（Ｃ）のクロックパ
ルスを発生し、これをシフトレジスタ１２のクロック端
子ＣＫに与える。シフトレジスタ１２には第３図（Ａ）
の直列信号が第３図（Ｃ）のクロックパルスの前縁（立
下り）に同期して読み込まれる。第３図（Ｃ）のクロッ
クパルスの前縁は第３図の各ビットのほぼ中央に位置す
るので、各ビットは正確に読み取られる。
カウンタ１９は第３図（Ｃ）のクロックパルスをｌ／８
に分周したパルスに相当するラッチ用ストローブ信号を
第３図（Ｄ）に示すように発生する。
に分周したパルスに相当するラッチ用ストローブ信号を
第３図（Ｄ）に示すように発生する。
即ち、第３図（Ｂ）の第１の同期区間終端検出パルスの
後縁から３ （Ｔｃ ＋Ｔｂ ）＝２４ＴＩの計数が終
了したｔ８時点から８Ｔｌ後のｔ９まて高レベルパルス
を発生する。この第３図（Ｄ）のパルスは第３図（Ａ）
の第１の同期区間Ｔａにほぼ一致している。
後縁から３ （Ｔｃ ＋Ｔｂ ）＝２４ＴＩの計数が終
了したｔ８時点から８Ｔｌ後のｔ９まて高レベルパルス
を発生する。この第３図（Ｄ）のパルスは第３図（Ａ）
の第１の同期区間Ｔａにほぼ一致している。
第２図のラッチ回路１３はカウンタ１９の出力ライン１
９ｂのストローブ信号の前縁（立上り）に同期してシフ
トレジスタ１２の内容を読み込む。
９ｂのストローブ信号の前縁（立上り）に同期してシフ
トレジスタ１２の内容を読み込む。
例えば、第３図のｔ８時点においては、シフトレジスタ
１２にｔ２〜ｔ８期間の２４ビットの信号が保持されて
いる。そして、この２４ビットの信号が同時にラッチ回
路１３に移される。ｔ３〜ｔ４、ｔ５〜ｔｒｉ、ｔ７〜
ｔ８期間の第２の同期信号ビットはデータとしては不要
なものであるが、この実施例では誤動作検出又は正常動
作検出のためにデータビットと同時にラッチ回路１３に
読み込まれている。
１２にｔ２〜ｔ８期間の２４ビットの信号が保持されて
いる。そして、この２４ビットの信号が同時にラッチ回
路１３に移される。ｔ３〜ｔ４、ｔ５〜ｔｒｉ、ｔ７〜
ｔ８期間の第２の同期信号ビットはデータとしては不要
なものであるが、この実施例では誤動作検出又は正常動
作検出のためにデータビットと同時にラッチ回路１３に
読み込まれている。
ラッチ回路１３の第１〜第２４の出力端子８１〜Ｂ２４
の第８、第１６、第２４の出力端子Ｂ８、ＢｌＢ、Ｂ２
４の出力を除いた２１ビットの出力Ｄ１〜Ｄ２１を抽出
することによって第３図（Ａ）の３つのデータ区間Ｔｃ
の全ビットに対応するデータを並列出力させることがで
きる。
の第８、第１６、第２４の出力端子Ｂ８、ＢｌＢ、Ｂ２
４の出力を除いた２１ビットの出力Ｄ１〜Ｄ２１を抽出
することによって第３図（Ａ）の３つのデータ区間Ｔｃ
の全ビットに対応するデータを並列出力させることがで
きる。
誤動作検出回路１７は伝送路１０における断線、短絡等
による伝送異常を検出するものであって、カウンタ１７
ａとこの出力のラッチ回路１７ｂとから成る。カウンタ
１７ａは入力端子１１の直列信号の低レベル期間が２Ｔ
ａ即ち１６ＴＩ以上連続して存在している時に異常出力
を発生し、これがラッチ回路１７ｂでラッチされる。即
ち、正常時には第３図（Ａ）においてｔ２〜ｔ８のデー
タ区間の全ビットがたとえ低レベルであったとしても、
低レベルの連続期間はＴａ ＋Ｔｃ−１５ＴＩである。
による伝送異常を検出するものであって、カウンタ１７
ａとこの出力のラッチ回路１７ｂとから成る。カウンタ
１７ａは入力端子１１の直列信号の低レベル期間が２Ｔ
ａ即ち１６ＴＩ以上連続して存在している時に異常出力
を発生し、これがラッチ回路１７ｂでラッチされる。即
ち、正常時には第３図（Ａ）においてｔ２〜ｔ８のデー
タ区間の全ビットがたとえ低レベルであったとしても、
低レベルの連続期間はＴａ ＋Ｔｃ−１５ＴＩである。
従ってカウンタ１７ａが１６ＴＩを検出するということ
は、ｔ８〜ｔ４期間の第２の同期区間Ｔｂのビットを検
出することができないことを意味する。第２の同期区間
Ｔｂのビットが受信できないことは伝送異常を意味する
。
は、ｔ８〜ｔ４期間の第２の同期区間Ｔｂのビットを検
出することができないことを意味する。第２の同期区間
Ｔｂのビットが受信できないことは伝送異常を意味する
。
本実施例は次の効果を有する。
（１） 第３図（Ａ）のデータフォーマットとすること
によって、１つの伝送路１１によるデータ伝送を正確且
つ容易に達成することができる。
によって、１つの伝送路１１によるデータ伝送を正確且
つ容易に達成することができる。
（２） 第１の電圧レベルの第１の同期区間Ｔａと第２
の電圧レベルの第２の同期区間Ｔｂとを第３図（Ａ）に
示すように配置することによってデータビットを正確に
判別することが可能であると共に異常検出を容易に行う
ことができる。
の電圧レベルの第２の同期区間Ｔｂとを第３図（Ａ）に
示すように配置することによってデータビットを正確に
判別することが可能であると共に異常検出を容易に行う
ことができる。
（３） 送信回路を第１図のように構成することによっ
て第３図（Ａ）のビット配列を容易に行うことができる
。
て第３図（Ａ）のビット配列を容易に行うことができる
。
（４） 第２図に示すように受信回路を形成することに
よってデータ検出を容易且つ正確に行うことができる。
よってデータ検出を容易且つ正確に行うことができる。
（５） 第２図の誤動作検出回路によって誤動作を容易
に検出することができる。
に検出することができる。
［変形例］
本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。
次の変形が可能なものである。
（１） 誤動作検出回路１７を第４図に示すように入力
端子１１に接続されたインバータ１ヤｄと、この高レベ
ル出力をクリア入力とするカウンタ１７ｅと、ラッチ回
路１７ｆとで構成することができる。この場合、カウン
タは、第３図のｔ２〜ｔ８期間３ （Ｔｃ＋Ｔｂ ）−
２４７１よりも長い時間連続して直列信号が高レベルで
あるか否かを判定する。即ち、第３図（Ａ）の３つのデ
ータ区間Ｔｃがすべて高レベルであったとしても、２４
Ｔ１の期間が過ぎると、低レベルの第１の同期区間があ
るので、正常時の場合は２４Ｔ１の後に低レベル信号に
なり、カウンタ１７ｅから異常出力が発生しない。なお
、第２図と第４図の誤動作検出回路１７の両方を組合せ
て異常検出を行うようにしてもよい。
端子１１に接続されたインバータ１ヤｄと、この高レベ
ル出力をクリア入力とするカウンタ１７ｅと、ラッチ回
路１７ｆとで構成することができる。この場合、カウン
タは、第３図のｔ２〜ｔ８期間３ （Ｔｃ＋Ｔｂ ）−
２４７１よりも長い時間連続して直列信号が高レベルで
あるか否かを判定する。即ち、第３図（Ａ）の３つのデ
ータ区間Ｔｃがすべて高レベルであったとしても、２４
Ｔ１の期間が過ぎると、低レベルの第１の同期区間があ
るので、正常時の場合は２４Ｔ１の後に低レベル信号に
なり、カウンタ１７ｅから異常出力が発生しない。なお
、第２図と第４図の誤動作検出回路１７の両方を組合せ
て異常検出を行うようにしてもよい。
（２） 第５図に示す正常動作判定回路を設けることが
できる。第５図の回路は第２図のライン１９ｂに接続さ
れた第１の同期区間の時間幅判定回路２１とＡＮＤゲー
ト２２とから成る。時間幅判定回路２１は第３図（Ｄ）
の第１の同期区間の時間幅がＴａ−８ＴＩであるか否か
を判定する。
できる。第５図の回路は第２図のライン１９ｂに接続さ
れた第１の同期区間の時間幅判定回路２１とＡＮＤゲー
ト２２とから成る。時間幅判定回路２１は第３図（Ｄ）
の第１の同期区間の時間幅がＴａ−８ＴＩであるか否か
を判定する。
ＡＮＤゲート２２は時間幅判定回路２１の出力に接続さ
れていると共に、第２図のラッチ１３の出力端子Ｂ８、
Ｂ１ｆｔ、Ｂ２４に接続されている。これにより、第１
の同期区間Ｔａと第２の同期区間Ｔｂが正常に存在して
いるか否かが判明し、正常動作（誤動作）を知ることが
できる。
れていると共に、第２図のラッチ１３の出力端子Ｂ８、
Ｂ１ｆｔ、Ｂ２４に接続されている。これにより、第１
の同期区間Ｔａと第２の同期区間Ｔｂが正常に存在して
いるか否かが判明し、正常動作（誤動作）を知ることが
できる。
（３） 第３図（Ａ）では単位信号区間Ｔに３つのデー
タ区間Ｔｃが配置されているが、このデータ区間Ｔｃの
数を増減することができる。また、実施例では単位信号
区間Ｔで３つのデータ区間ＴＣの合計２１ビットで１ワ
ードを伝送しているが、１周期Ｔに複数ワードを含めて
もよい。
タ区間Ｔｃが配置されているが、このデータ区間Ｔｃの
数を増減することができる。また、実施例では単位信号
区間Ｔで３つのデータ区間ＴＣの合計２１ビットで１ワ
ードを伝送しているが、１周期Ｔに複数ワードを含めて
もよい。
（４） 第１の同期区間Ｔａを高レベル、第２の同期区
間Ｔｂを低レベルにすることができる。
間Ｔｂを低レベルにすることができる。
（５） 第１図のラッチ回路２、データセレクタ３、第
２のシフトレジスタ１２、ラッチ回路１３を１つのブロ
ックで示したが、複数個の個別回路素子の組み合せで構
成してもよい。
２のシフトレジスタ１２、ラッチ回路１３を１つのブロ
ックで示したが、複数個の個別回路素子の組み合せで構
成してもよい。
［発明の効果］
上述のように本発明によればデータの直列伝送を正確且
つ容易に行うことが可能になる。
つ容易に行うことが可能になる。
第１図は本発明の実施例に係わるデータ送信回路を示す
ブロック図、 第２図は本発明の実施例に係わるデータ受信回路を示す
ブロック図、 第３図は第２図の各部の状態を示す波形図、第４図及び
第５図は誤動作又は正常動作検出回路の変形例を夫々示
すブロック図である。 ３・・・データセレクタ、１０・・・伝送路、１２・・
・シフトレジスタ、１３・・・ラッチ回路。 第１図 住所 東京都杉並区荻窪４丁目１１番１０号 〒１６９ 補正する。 ２、特許請求の範囲 ［１］ データと同期信号とから成る単位信号を繰返し
て伝送する方法において、 前記単位信号が、第１の同期区間と、複数ビットを夫々
含む複数のデータ区間と、前記複数のブタ区間の終りに
夫々隣接配置された第２の同期区間とから成り、 且つ前記第１の同期区間が第１の電圧レベルであり、 且つ前記第２の同期区間が前記第１の電圧レベルと異な
る第２の電圧レベルであり、 且つ前記データ区間の各ビットが前記第１又は第２の電
圧レベルであり、 且つ前記第１の同期区間の１１．４間幅が前記データ区
間の時間幅よりも大きく設定されていることを特徴とす
るデータ伝送方法。 ［２］ 前記複数のデータ区間は夫々ｎビットを伝送す
るためにｎＸＴｌ （イｕＬＴＩは１ビットの伝送時
間幅）の時間幅を有し、 前記第１の同期区間は（ｎ ＋１ ）ＸＴＩの時間幅を
有し、 前記第２の同期区間はＴＩの時間幅を有していることを
特徴とする請求項１紀裁のデータ伝送方法。
ブロック図、 第２図は本発明の実施例に係わるデータ受信回路を示す
ブロック図、 第３図は第２図の各部の状態を示す波形図、第４図及び
第５図は誤動作又は正常動作検出回路の変形例を夫々示
すブロック図である。 ３・・・データセレクタ、１０・・・伝送路、１２・・
・シフトレジスタ、１３・・・ラッチ回路。 第１図 住所 東京都杉並区荻窪４丁目１１番１０号 〒１６９ 補正する。 ２、特許請求の範囲 ［１］ データと同期信号とから成る単位信号を繰返し
て伝送する方法において、 前記単位信号が、第１の同期区間と、複数ビットを夫々
含む複数のデータ区間と、前記複数のブタ区間の終りに
夫々隣接配置された第２の同期区間とから成り、 且つ前記第１の同期区間が第１の電圧レベルであり、 且つ前記第２の同期区間が前記第１の電圧レベルと異な
る第２の電圧レベルであり、 且つ前記データ区間の各ビットが前記第１又は第２の電
圧レベルであり、 且つ前記第１の同期区間の１１．４間幅が前記データ区
間の時間幅よりも大きく設定されていることを特徴とす
るデータ伝送方法。 ［２］ 前記複数のデータ区間は夫々ｎビットを伝送す
るためにｎＸＴｌ （イｕＬＴＩは１ビットの伝送時
間幅）の時間幅を有し、 前記第１の同期区間は（ｎ ＋１ ）ＸＴＩの時間幅を
有し、 前記第２の同期区間はＴＩの時間幅を有していることを
特徴とする請求項１紀裁のデータ伝送方法。
Claims (1)
- 【特許請求の範囲】 ［１］データと同期信号とから成る単位信号を繰返して
伝送する方法において、 前記単位信号が、第１の同期区間と、複数ビットを夫々
含む複数のデータ区間と、前記複数のデータ区間の終り
に夫々隣接配置された第２の同期区間とから成り、 且つ前記第１の同期区間が第１の電圧レベルであり、 且つ前記第２の同期区間が前記第１の電圧レベルと異な
る第２の電圧レベルであり、 且つ前記データ区間の各ビットが前記第１又は第２の電
圧レベルであり、 且つ前記第１の同期区間の時間幅が前記データ区間の時
間幅よりも大きく設定されていることを特徴とするデー
タ伝送方法。 ［２］前記複数のデータ区間は夫々ｎビットを伝送する
ためにｎ×Ｔ１（但しＴ１は１ビットの伝送時間幅）の
時間幅を有し、 前記第１の同期区間は（ｎ＋１）×Ｔ１の時間幅を有し
、 前記第２の同期区間はＴ１の時間幅を有していることを
特徴とするデータ伝送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142430A JPH0646728B2 (ja) | 1990-05-31 | 1990-05-31 | データ伝送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142430A JPH0646728B2 (ja) | 1990-05-31 | 1990-05-31 | データ伝送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0435535A true JPH0435535A (ja) | 1992-02-06 |
| JPH0646728B2 JPH0646728B2 (ja) | 1994-06-15 |
Family
ID=15315138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142430A Expired - Lifetime JPH0646728B2 (ja) | 1990-05-31 | 1990-05-31 | データ伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646728B2 (ja) |
-
1990
- 1990-05-31 JP JP2142430A patent/JPH0646728B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646728B2 (ja) | 1994-06-15 |
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