JPH04355852A - 記憶装置のテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶装置のテスト方法
に関し、更に詳しく言えば、各種の情報処理装置等に搭
載されているＤ−ＲＡＭ（ＤｙｎａｍｉｃＲＡＭ）ある
いはＳ−ＲＡＭ（Ｓｔａｔｉｃ　　ＲＡＭ）等の記憶装
置をテストする際に用いられる記憶装置のテスト方法に
関する。

【０００２】

【従来の技術】図７は従来のテスト方法説明図であり、
図中、１は半導体メモリ（Ｄ−ＲＡＭ）、２はテスト部
、３はテストプログラム、４はテストデータ、５は比較
部を示す。

【０００３】従来、情報処理装置には、種々の記憶装置
が搭載されており、例えば、Ｄ−ＲＡＭ（Ｄｙｎａｍｉ
ｃ　　ＲＡＭ）から成る半導体メモリが知られていた。

【０００４】このような半導体メモリに対しては、従来
、記憶データを保障するためのテストが実施されていた
。以下そのテスト方法について説明する。

【０００５】前記の半導体メモリ（Ｄ−ＲＡＭ）１に対
するテストは、テスト部２に格納してあるテストプログ
ラム３により実施する。

【０００６】先ず、テストデータ４を、半導体メモリ１
に書き込む。その後、書き込んだデータを読み出し、比
較部５において、書き込んだデータと読み出したデータ
とを比較する。

【０００７】その結果、両者が一致すればメモリは正常
と判断し、不一致であれば、メモリに障害があるとして
、エラー情報を出力する。

【０００８】このテストは、半導体メモリ内の全記憶領
域に対して一度に行ってもよいが、小領域に区切って、
順次行ってもよい。

【０００９】

【発明が解決しようとする課題】上記のような従来のも
においては、次のような課題があった。 （１）従来の記憶装置に対するデータ保障テストは、記
憶装置に書き込んだデータと、読み出したデータとを比
較し、一致していることを確認することに重点をおいて
いた。

【００１０】すなわち、書き込み動作、読み出し動作、
記憶アドレスと記憶装置上のデータ格納位置が一対一で
あるなどを目的としたテストのみを行っていた。

【００１１】しかし、例えばデータ保存中に、記憶素子
内で発生するデータ化け（例えば、データ「１」がデー
タ「０」になる）が生ずることもあるが、従来はこのよ
うなデータ化けに対するテストは行っておらず、十分な
テストとはいえなかった。

【００１２】（２）一般に、Ｄ−ＲＡＭの各メモリ素子
には１ビット毎にコンデンサを設け、その電荷量によっ
て、１ビットのデータを記憶する。この方式では、デー
タを記憶した後、コンデンサの電荷は自然放電により減
少するので、一定時間（リフレッシュ時間）毎に再書き
込み（リフレッシュ操作）を行っている。

【００１３】このような再書き込みが不十分であると、
ビットが反転（「１」が「０」になったり、「０」が「
１」になったりする）し、データ化け現象が発生する。

【００１４】従来のテストではこのような、再書き込み
（リフレッシュ操作）不十分によるデータ化けを発生さ
せるメカニズムを実現しておらず、不十分であった。

【００１５】（３）一般に、記憶装置は、記憶装置に対
するアクセス速度を速くするために、連続した記憶アド
レスに対する記憶データを、１記憶素子に１ビットづつ
格納する方式をとっている。

【００１６】例えば、Ｄ−ＲＡＭでは、１つのコンデン
サが１ビットのデータを記憶する。この場合、各記憶素
子のコンデンサ間で相互干渉を起こし、存在しないデー
タが新たに誘起することもある。

【００１７】従来のテストではこのよう各記憶素子のコ
ンデンサ間での相互干渉による障害を発生させるメカニ
ズムを実現しておらず、テストが不十分であった。

【００１８】本発明は、このような従来の課題を解決し
、データ保存中の障害も含めた、記憶装置における機能
保障上の十分なテストができるようにすることを目的と
する。

【００１９】

【課題を解決するための手段】図１は本発明の原理図（
１）、図２は本発明の原理図（２）である。図中、１Ａ
は記憶装置、２はテスト部、３はテストプログラム、４
はテストデータ、５は比較部を示す。

【００２０】本発明は上記の課題を解決するため、次の
ように構成した。 （１）記憶装置１Ａを構成する各記憶素子に対して、情
報記憶動作をテストする記憶装置のテスト方法において
、記憶装置１Ａにテストデータを書き込み、前記テスト
データの書き込み終了後、一定時間遅延して、書き込ん
だテストデータを読み出すようにした。

【００２１】（２）記憶装置１Ａを構成する各記憶素子
が記憶している記憶データ間の相互干渉をテストする記
憶装置のテスト方法において、記憶装置１Ａに、テスト
データの書き込みを回避するテスト対象領域を設定し、
前記テスト対象領域以外の記憶領域にのみ、テストデー
タを書き込み、前記テストデータの書き込み終了後、前
記テスト対象領域からデータの読み出しを行うようにし
た。

【００２２】

【作用】上記構成に基づく本発明の作用を、図１を参照
しながら説明する。 （１）図１において、記憶装置１Ａのテストは、テスト
部２内に予め格納してあるテストプログラム３により行
う。

【００２３】記憶装置１Ａ内の各記憶素子に対して情報
記憶動作をテストするには、先ず、テスト部２内のテス
トデータ４を、記憶装置１Ａの記憶領域に書き込む（■
の処理）。

【００２４】前記データ書き込み終了後、一定時間遅延
して、書き込んだテストデータを読出す（■の処理）。 前記遅延時間は、各記憶素子でのデータ化けを起こすに
必要な時間である。

【００２５】前記のようにすれば、テストデータを保存
中に記憶素子内で発生したデータ化けは、データ読み出
しによって、自動的にパリティエラーとして報告される
。パリティエラーは、データ読み出し操作の一環として
パリティ検査が行われ（ハード機能により）、その結果
として報告される。

【００２６】パリティエラーが存在するデータブロック
に対して書き込みを行うと、データ書き込みと共にパリ
ティビットの書き込みも行われるために、パリティエラ
ーがリセットされ、データ化け障害が発生したにもかか
わらず、障害の検出が行われない。

【００２７】従って、パリティエラーの検出は、上記の
ように、テストデータの書き込みを行った後、データ化
けが発生するだけの遅延時間を設け、その後、記憶装置
１Ａからテストデータの読み出しを行うことにより可能
となる。

【００２８】なお、エラー検出を更に確実にするため、
読み出したデータは、比較部５において、期待値と比較
し、その結果としてエラー情報を得る。

【００２９】（２）各記憶素子の記憶データ間の相互干
渉をテストする際は、図２のようにして行う。例えばＤ
−ＲＡＭの場合には記憶データはコンデンサに記憶され
ており、このコンデンサが相互に干渉して障害を起こす
。

【００３０】テスト時には、テスト部２のテストプログ
ラム３により処理が行われる。先ず、記憶装置１Ａの記
憶領域内に、データ書き込みを回避するテスト対象領域
Ａ〜Ａ＋Ｗを設定する。

【００３１】その後、テスト対象領域Ａ〜Ａ＋Ｗ以外の
領域にのみ、テストデータ４を書き込む。その後、テス
ト領域Ａ〜Ａ＋Ｗからデータの読み出しを行う。

【００３２】前記のデータ読み出しにより、パリティエ
ラーが検出され、記憶データの相互干渉による障害発生
があったか否かを検出できる。

【００３３】上記の処理終了後、テスト対象領域を他の
領域に変更して同様なテストを実施する。このようなテ
ストを繰り返して実施することにより、記憶装置１Ａの
全記憶領域に対してテストを行うことができる。

【００３４】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００３５】（第１の実施例の説明）図４〜図５は、本
発明の第１実施例を示した図であり、図４は記憶装置及
びその制御部の構成図、図５はテスト処理フローチャー
トである。

【００３６】図中、図１、図１０と同符号は同一のもの
を示す。また、６はメモリ制御部（ＭＣＵ）、７はＣＰ
Ｕ、８は主記憶装置である。

【００３７】第１実施例における記憶装置とその制御部
の構成は、図３に示したとおりである。

【００３８】半導体メモリ１は、テスト対象装置であり
、Ｄ−ＲＡＭで構成されている。メモリ制御部（ＭＣＵ
）６は、半導体メモリ１に対する各種制御を行うもので
あり、主記憶装置８とＣＰＵ７に接続されている。

【００３９】テストを行う際は、主記憶装置８内に、テ
ストプログラムとテストデータを格納しておき、ＣＰＵ
７が前記テストプログラムを用いてテストのための各種
制御や処理を行う。

【００４０】次に、第１実施例における記憶装置のテス
ト処理を、図４のフローチャートに基づいて説明する。 なお、図４の各処理番号はカッコ内に示す。

【００４１】テスト時には、先ず主記憶装置８に格納さ
れているテストデータを、半導体メモリ１に書き込む（
Ｓ１）。このデータ書き込みは、半導体メモリ１内の全
記憶領域に対して行う。

【００４２】前記データの書き込み処理終了後、一定の
遅延時間（例えばＴ秒間）だけ次の処理を遅らせる（Ｓ
２）。そして、一定時間経過後、半導体メモリ１からテ
ストデータ（書き込んだデータ）を読み出し（Ｓ３）、
パリティエラーの検出を行う。

【００４３】その後、読み出したデータを、期待値と比
較する（Ｓ４）。前記比較の結果、両者が等しければ（
Ｓ５）、半導体メモリ１は正常であるとするが、両者が
等しくなければ、エラー処理を行う（Ｓ６）。なお、こ
の比較処理はエラー検出を更に確実にするための処理で
ある。

【００４４】上記のように、半導体メモリ１に対するテ
ストデータの書き込み処理終了後、該半導体メモリ１か
らテストデータの読み出し処理を開始するまでの間に、
一定の遅延時間Ｔを与えている。

【００４５】この遅延時間Ｔは、半導体メモリ１を構成
するＤ−ＲＡＭの記憶素子内で、データ化けを起こすの
に必要な時間である。従って、遅延時間Ｔは、少なくと
も各記憶素子内でのリフレッシュタイム（再書き込み時
間）以上に設定する必要がある。

【００４６】しかし、十分なテストを行うためには、前
記リフレッシュタイムの整数倍の遅延時間が必要である
。例えば遅延時間Ｔは次のようにして定める。

【００４７】一般に、記憶素子の信頼性を確保するため
に、リフレッシュタイムは、各記憶素子内に設けたコン
デンサの電荷が自然放電により減少してデータ化けを起
こす時間の１／１０程度に設定している。

【００４８】従って、リフレッシュ機能障害を検出する
ために、リフレッシュタイムの１０倍以上の値を設定す
る。今、リフレッシュタイムをＴｒとすれば、遅延時間
Ｔは、Ｔ＞１０Ｔｒの関係になるように設定する。

【００４９】前記のように遅延時間Ｔを設定すれば、半
導体メモリ１に書き込んだテストデータが、データ化け
を起こす条件を設けることが可能となるので、その後テ
ストデータの読み出しを行うことにより、パリティエラ
ーの検出が可能となる。

【００５０】前記パリティエラーが検出された場合には
、データ化けが発生したとして、詳しく調べる。

【００５１】（第２実施例の説明）図５は第２実施例の
テスト処理フローチャート（その１）、図６は第２実施
例のテスト処理フローチャート（その２）である。

【００５２】以下、図５、図６のテスト処理フローチャ
ートに基づいて、第２実施例における記憶装置のテスト
方法を説明する。なお、図５、図６の各処理番号はカッ
コ内に示す。

【００５３】第２実施例におけるテストも、図３に示し
た構成の情報処理装置内で行うものであるが、テストプ
ログラムの構成は、第１実施例とは異なる。

【００５４】第２実施例のテストは、記憶素子内の１ビ
ット毎に設けられたコンデンサ間の相互干渉をテストす
る例である。

【００５５】このテストを行う場合、Ｄ−ＲＡＭから成
る半導体メモリ１（図４参照）の全記憶領域にテストデ
ータを書くのではなく、テスト対象アドレス幅を定め、
この幅で指定された領域をテスト対象領域とし、それ以
外の記憶領域にのみテストデータを書き込む。

【００５６】そして、前記テスト対象領域内のデータを
読み出すことにより、上記の相互干渉による異常を検出
するものである。

【００５７】そこで先ず、テスト対象アドレス幅をＡ〜
（Ａ＋Ｗ）（アドレス「Ａ」からアドレス「Ａ＋Ｗ」ま
で）に定める（Ｓ１１）。次に、テスト対象アドレスの
開始アドレスＡを、Ａ＝０とし（Ｓ１２）、全記憶領域
にデータ“０”を書く（Ｓ１３）。

【００５８】続いて、書き込みアドレス＝０とし、書き
込みアドレスがＡ〜（Ａ＋Ｗ）の範囲内か否かを判断す
る（Ｓ１５）。その結果、Ａ〜（Ａ＋Ｗ）の範囲内であ
ればデータの書き込みは行わず、Ａ〜（Ａ＋Ｗ）の範囲
外であれば、半導体メモリ１にデータ“１”を書き込む
（Ｓ１６）。

【００５９】次に書き込みアドレスを更新し（Ｓ１７）
、書き込みアドレスが最大アドレスとなるまで（Ｓ１８
）上記と同様にしてデータの書き込みを行う。

【００６０】そして、テスト対象領域であるＡ〜（Ａ＋
Ｗ）の範囲以外の全メモリ領域にデータ“１”を書いた
後、読み出しアドレス＝Ａとして（Ｓ１９）、半導体メ
モリからデータを読む（Ｓ２０）。

【００６１】データを読んだ後は読み出しアドレスを更
新（Ａ＋１）して（Ｓ２１）、読み出しアドレスがＡ＋
Ｗになるまで上記の処理（Ｓ２０，Ｓ２１）を繰り返す
（Ｓ２２）。

【００６２】上記のテストデータの読み出しは、テスト
データを書き込まなかったテスト対象領域について行う
ものである。この時のテストデータの読み出しによりエ
ラーがあれば検出することができる。

【００６３】次に、テスト対象領域のアドレスを更新し
（Ｓ２３）、上記の処理（Ｓ１３〜Ｓ２２）を繰り返し
て行う。そして、最大アドレスまで順次テスト対象領域
を更新しながら同様な処理を行う（Ｓ２４）。

【００６４】上記のテスト対象アドレス幅Ａ〜Ａ＋Ｗを
求めるには、例えば次のようにする。

【００６５】テストする記憶装置モデルとして、構成素
子の総数が１１５２個であるとする。この場合、１バイ
ト（８ビット）毎に１アドレスを割り当てると共に、１
バイト（８ビット）毎にパリティビットを１ビット付加
する。

【００６６】この場合、１アドレスに必要なビット数は
、データ用の８ビットと、パリティ用の１ビットの和で
あるから、合計ビットは９ビットとなる。

【００６７】ところで、上記アドレス幅とは、「連続す
るアドレスを、１ビット／１チップ毎に割り当てた場合
、全チップをアクセスするのに必要なアドレス幅」であ
る。

【００６８】従って、この例では、上記のアドレス幅は
、１１５２÷９＝１２８となる。なお、このようなアド
レス幅の決定は、記憶装置の構成に合わせて決めるのが
適切な方法である。

【００６９】（他の実施例）以上実施例について説明し
たが、本発明は次のようにしても実施可能である。 （１）Ｄ−ＲＡＭだけでなく、Ｓ−ＲＡＭについても同
様に適用可能である。

【００７０】（２）第１実施例において、読み出したテ
ストデータと期待値を比較する処理は、テストをより確
実にする処理であるから、このような処理は行わなくて
も、テストは可能である。

【００７１】すなわち、テストデータを読み出すだけで
、パリティエラーは検出できるので、このパリティエラ
ーの検出だけでもテストは可能である。

【００７２】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。

【００７３】（１）データ保存中に発生するデータ化け
の障害が検出可能となる。

【００７４】（２）各記憶素子内の記憶データの相互干
渉による障害も検出可能となる。

【００７５】（３）前記（１）、（２）の理由により、
記憶装置に対する機能保障のためのテストが十分に行え
る。

【図面の簡単な説明】

【図１】本発明の原理図（１）である。

【図２】本発明の原理図（２）である。

【図３】本発明の第１実施例における記憶装置及びその
制御部の構成図である。

【図４】第１実施例におけるテスト処理フローチャート
である。

【図５】第２実施例におけるテスト処理フローチャート
（その１）である。

【図６】第２実施例におけるテスト処理フローチャート
（その２）である。

【図７】従来のテスト方法説明図である。

【符号の説明】

１Ａ　　記憶装置 ２　　テスト部 ３　　テストプログラム ４　　テストデータ ５　　比較部

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　記憶装置（１Ａ）を構成する各記憶素
   子に対して、情報記憶動作をテストする記憶装置のテス
   ト方法において、記憶装置（１Ａ）にテストデータを書
   き込み、前記テストデータの書き込み終了後、一定時間
   遅延して、書き込んだテストデータを読み出すことを特
   徴とした記憶装置のテスト方法。
2. 【請求項２】　　記憶装置（１Ａ）を構成する各記憶素
   子が記憶している記憶データ間の相互干渉をテストする
   記憶装置のテスト方法において、記憶装置（１Ａ）に、
   テストデータの書き込みを回避するテスト対象領域（Ａ
   〜Ａ＋Ｗ）を設定し、前記テスト対象領域（Ａ〜Ａ＋Ｗ
   ）以外の記憶領域にのみ、テストデータを書き込み、前
   記テストデータの書き込み終了後、前記テスト対象領域
   からデータの読み出しを行うことを特徴とした記憶装置
   のテスト方法。