JPH04356796A - デコーダ回路 - Google Patents
デコーダ回路Info
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- JPH04356796A JPH04356796A JP3211227A JP21122791A JPH04356796A JP H04356796 A JPH04356796 A JP H04356796A JP 3211227 A JP3211227 A JP 3211227A JP 21122791 A JP21122791 A JP 21122791A JP H04356796 A JPH04356796 A JP H04356796A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はデータの消去が可能な
イレーサブル・プログラマブル・読み出し専用半導体記
憶装置のデコーダ回路に関する。
イレーサブル・プログラマブル・読み出し専用半導体記
憶装置のデコーダ回路に関する。
【０００２】
【従来の技術】データの消去が可能なイレーサブル・プ
ログラマブル・読み出し専用半導体記憶装置（以下、Ｅ
ＰＲＯＭと称する）では、データのプログラム時に２０
Ｖ程度の高電圧ＶＰ を使用することが知られている。 つまり、この高電圧ＶＰ をメモリセルに印加すること
でプログラムが行われる、他方、メモリセルからデータ
を読み出す場合には通常の５Ｖの電圧ＶＣ が使用され
る。従って、データのプログラムや読み出しを複数のメ
モリセルに対して選択的に行うためには、メモリセルの
選択を行うデコーダに電源電圧として上記高電圧ＶＰ
もしくは通常の電圧ＶＣ を切り替えて供給する必要が
ある。
ログラマブル・読み出し専用半導体記憶装置（以下、Ｅ
ＰＲＯＭと称する）では、データのプログラム時に２０
Ｖ程度の高電圧ＶＰ を使用することが知られている。 つまり、この高電圧ＶＰ をメモリセルに印加すること
でプログラムが行われる、他方、メモリセルからデータ
を読み出す場合には通常の５Ｖの電圧ＶＣ が使用され
る。従って、データのプログラムや読み出しを複数のメ
モリセルに対して選択的に行うためには、メモリセルの
選択を行うデコーダに電源電圧として上記高電圧ＶＰ
もしくは通常の電圧ＶＣ を切り替えて供給する必要が
ある。
【０００３】図３は上記両電圧を切替出力する従来の電
圧切替回路１０の回路図である。図３における端子１１
はデータプログラムを行う際に上記高電圧ＶＰ が供給
される電圧端子であり、端子１２はデータの読み出しを
行う際に上記電圧ＶＣ が供給される電圧端子である。 上記電圧端子１１にはエンハンスメント型のＭＯＳトラ
ンジスタ１３のソース、ドレイン間の一端およびゲート
が接続されており、ソース、ドレイン間の他端は電圧出
力端子１４に接続されている。上記電圧端子１２にはデ
ィプレッション型のＭＯＳトランジスタ１５のソース、
ドレイン間の一端が接続され、ソース、ドレイン間の他
端は上記電圧出力端子１４に接続されており、このＭＯ
Ｓトランジスタ１５のゲートにはデータ読み出し時は“
１”に、プログラム時は“０”にそれぞれ設定される制
御信号Ｒ／／Ｐが供給される。なお、上記両ＭＯＳトラ
ンジスタ１３、１５は共にＮチャネルのものである。
圧切替回路１０の回路図である。図３における端子１１
はデータプログラムを行う際に上記高電圧ＶＰ が供給
される電圧端子であり、端子１２はデータの読み出しを
行う際に上記電圧ＶＣ が供給される電圧端子である。 上記電圧端子１１にはエンハンスメント型のＭＯＳトラ
ンジスタ１３のソース、ドレイン間の一端およびゲート
が接続されており、ソース、ドレイン間の他端は電圧出
力端子１４に接続されている。上記電圧端子１２にはデ
ィプレッション型のＭＯＳトランジスタ１５のソース、
ドレイン間の一端が接続され、ソース、ドレイン間の他
端は上記電圧出力端子１４に接続されており、このＭＯ
Ｓトランジスタ１５のゲートにはデータ読み出し時は“
１”に、プログラム時は“０”にそれぞれ設定される制
御信号Ｒ／／Ｐが供給される。なお、上記両ＭＯＳトラ
ンジスタ１３、１５は共にＮチャネルのものである。
【０００４】この電圧切替回路１０において、プログラ
ム時は制御信号Ｒ／／Ｐが“０”にされ、トランジスタ
１５がオフ状態にされて、電圧端子１１に供給される高
電圧ＶＰ がトランジスタ１３を介して電圧出力端子１
４から出力される。他方、データの読み出し時は制御信
号Ｒ／／Ｐが“１”にされ、トランジスタ１５がオン状
態にされて、電圧端子１２に供給される電圧ＶＣ がト
ランジスタ１５を介して電圧出力端子１４から出力され
る。
ム時は制御信号Ｒ／／Ｐが“０”にされ、トランジスタ
１５がオフ状態にされて、電圧端子１１に供給される高
電圧ＶＰ がトランジスタ１３を介して電圧出力端子１
４から出力される。他方、データの読み出し時は制御信
号Ｒ／／Ｐが“１”にされ、トランジスタ１５がオン状
態にされて、電圧端子１２に供給される電圧ＶＣ がト
ランジスタ１５を介して電圧出力端子１４から出力され
る。
【０００５】図４は上記電圧切替回路１０から切替出力
される電圧を使用して、データのプログラムもしくは読
み出しを行うメモリセルを選択する従来のアドレスデコ
ード回路である。図中、２０はアドレスデコード部であ
り、３０はこのアドレスデコード部２０の出力信号をバ
ッファ増幅するバッファ回路である。
される電圧を使用して、データのプログラムもしくは読
み出しを行うメモリセルを選択する従来のアドレスデコ
ード回路である。図中、２０はアドレスデコード部であ
り、３０はこのアドレスデコード部２０の出力信号をバ
ッファ増幅するバッファ回路である。
【０００６】アドレスデコード部２０は、上記電圧切替
回路１０の電圧出力端子１４から出力される電圧ＶＰ
もしくはＶＣ が供給される電圧端子２１と出力端子２
２との間に負荷用のＰチャネルＭＯＳトランジスタ２３
を挿入し、かつ出力端子２２とアースとの間にデコード
用の複数のＮチャネルＭＯＳトランジスタ２４を直列に
挿入して構成されている。そして、負荷用のＭＯＳトラ
ンジスタ２３のゲートはアースに接続され、デコード用
の複数のＮチャネルＭＯＳトランジスタ２４の各ゲート
にはアドレス信号が入力される。
回路１０の電圧出力端子１４から出力される電圧ＶＰ
もしくはＶＣ が供給される電圧端子２１と出力端子２
２との間に負荷用のＰチャネルＭＯＳトランジスタ２３
を挿入し、かつ出力端子２２とアースとの間にデコード
用の複数のＮチャネルＭＯＳトランジスタ２４を直列に
挿入して構成されている。そして、負荷用のＭＯＳトラ
ンジスタ２３のゲートはアースに接続され、デコード用
の複数のＮチャネルＭＯＳトランジスタ２４の各ゲート
にはアドレス信号が入力される。
【０００７】バッファ回路３０は、上記電圧切替回路１
０の電圧出力端子１４から出力される電圧ＶＰ もしく
はＶＣ が供給される電圧端子３１と出力端子３２との
間にＰチャネルＭＯＳトランジスタ３３を挿入し、かつ
出力端子３２とアースとの間にＮチャネルＭＯＳトラン
ジスタ３４を挿入して構成されている。そして、上記Ｐ
チャネルおよびＮチャネルＭＯＳトランジスタ３３、３
４のゲートには上記アドレスデコード部２０の出力端子
２２の信号が入力される。
０の電圧出力端子１４から出力される電圧ＶＰ もしく
はＶＣ が供給される電圧端子３１と出力端子３２との
間にＰチャネルＭＯＳトランジスタ３３を挿入し、かつ
出力端子３２とアースとの間にＮチャネルＭＯＳトラン
ジスタ３４を挿入して構成されている。そして、上記Ｐ
チャネルおよびＮチャネルＭＯＳトランジスタ３３、３
４のゲートには上記アドレスデコード部２０の出力端子
２２の信号が入力される。
【０００８】このアドレスデコード回路では、データの
プログラムを行う場合、入力アドレスに応じて選択され
たバッファ回路３０の出力端子３２のみから高電圧ＶＰ
が出力され、この電圧が対応するメモリセルの行線に
供給される。データの読み出しを行う場合には、入力ア
ドレスに応じて選択されたバッファ回路３０の出力端子
３２のみから読み出し用の電圧ＶＣが出力され、この電
圧が対応するメモリセルの行線に供給される。
プログラムを行う場合、入力アドレスに応じて選択され
たバッファ回路３０の出力端子３２のみから高電圧ＶＰ
が出力され、この電圧が対応するメモリセルの行線に
供給される。データの読み出しを行う場合には、入力ア
ドレスに応じて選択されたバッファ回路３０の出力端子
３２のみから読み出し用の電圧ＶＣが出力され、この電
圧が対応するメモリセルの行線に供給される。
【０００９】
【発明が解決しようとする課題】このようなデコーダ回
路にあっては、アドレスデコード部２０内の負荷用のＭ
ＯＳトランジスタ２３のゲートがアース電圧、つまり０
Ｖに固定されているため、データのプログラム時にこの
ＭＯＳトランジスタ２３のソース、つまり電圧端子２１
側とゲートとの間に高電圧ＶＰ が印加される。従って
、このとき、このＭＯＳトランジスタ２３のソース、ド
レイン間には大きな電流が流れ、高電圧ＶＰ の消費電
流が大きなものになってしまう、さらに、このような高
電圧ＶＰ を外部電源を用いずに読み出し用の電圧ＶＣ
を昇圧する等の手段によって形成しているものでは電
流容量が少なく、消費電流が大きくなることは問題であ
る。そこでこの電流を少なくするには、ＭＯＳトランジ
スタ２３のチャネル長を長くしなければならない。する
と、ＭＯＳトランジスタ２３の素子サイズが大型化し、
集積回路化した場合にアドレスデコード部２０の占有面
積が増加してしまう。
路にあっては、アドレスデコード部２０内の負荷用のＭ
ＯＳトランジスタ２３のゲートがアース電圧、つまり０
Ｖに固定されているため、データのプログラム時にこの
ＭＯＳトランジスタ２３のソース、つまり電圧端子２１
側とゲートとの間に高電圧ＶＰ が印加される。従って
、このとき、このＭＯＳトランジスタ２３のソース、ド
レイン間には大きな電流が流れ、高電圧ＶＰ の消費電
流が大きなものになってしまう、さらに、このような高
電圧ＶＰ を外部電源を用いずに読み出し用の電圧ＶＣ
を昇圧する等の手段によって形成しているものでは電
流容量が少なく、消費電流が大きくなることは問題であ
る。そこでこの電流を少なくするには、ＭＯＳトランジ
スタ２３のチャネル長を長くしなければならない。する
と、ＭＯＳトランジスタ２３の素子サイズが大型化し、
集積回路化した場合にアドレスデコード部２０の占有面
積が増加してしまう。
【００１０】また、ＭＯＳトランジスタ２３のチャネル
長を長くして電流を流しにくくすれば、出力端子２２を
充電する際の充電速度が遅くなり、バッファ回路３０内
のＰチャネルおよびＮチャネルの両ＭＯＳトランジスタ
３３、３４が共にオン状態となる期間が増加する。この
とき、バッファ回路３０には電源電圧としてＶＰ が供
給されているので、このバッファ回路３０には過大電流
が流れ、ＣＭＯＳ構成特有のラッチアップ現象の原因に
なり、好ましくない。
長を長くして電流を流しにくくすれば、出力端子２２を
充電する際の充電速度が遅くなり、バッファ回路３０内
のＰチャネルおよびＮチャネルの両ＭＯＳトランジスタ
３３、３４が共にオン状態となる期間が増加する。この
とき、バッファ回路３０には電源電圧としてＶＰ が供
給されているので、このバッファ回路３０には過大電流
が流れ、ＣＭＯＳ構成特有のラッチアップ現象の原因に
なり、好ましくない。
【００１１】さらに、ＭＯＳトランジスタ２３のチャネ
ル長を長くして電流を流しにくくすると、データの読み
出し時にも出力端子２２を充電する際の充電速度が遅く
なり、データの読み出し速度が遅くなるという欠点があ
る。
ル長を長くして電流を流しにくくすると、データの読み
出し時にも出力端子２２を充電する際の充電速度が遅く
なり、データの読み出し速度が遅くなるという欠点があ
る。
【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、データのプログラム時
では電流の消費を少なくでき、データの読み出し時では
読み出し速度を落とすことがないデコーダ回路を提供す
ることである。
されたものであり、その目的は、データのプログラム時
では電流の消費を少なくでき、データの読み出し時では
読み出し速度を落とすことがないデコーダ回路を提供す
ることである。
【００１３】
【課題を解決するための手段とその作用】上記目的を達
成するためこの発明にあっては、データプログラムを行
う際に使用されるプログラム用電圧を電圧切替回路から
切替出力する際に、その電圧の立ち上がりを遅らせるこ
とによって、このプログラム用電圧を電源として使用す
るアドレスデコード回路の出力端子の電圧とプログラム
用電圧との間の電位差を小さくし、これによりバッファ
回路に過大電流を流さないようにしている。また、電圧
切替回路から通常の電圧を切替出力する際には遅れがな
いので、データの読み出し速度の低下は防止される。
成するためこの発明にあっては、データプログラムを行
う際に使用されるプログラム用電圧を電圧切替回路から
切替出力する際に、その電圧の立ち上がりを遅らせるこ
とによって、このプログラム用電圧を電源として使用す
るアドレスデコード回路の出力端子の電圧とプログラム
用電圧との間の電位差を小さくし、これによりバッファ
回路に過大電流を流さないようにしている。また、電圧
切替回路から通常の電圧を切替出力する際には遅れがな
いので、データの読み出し速度の低下は防止される。
【００１４】
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。
説明する。
【００１５】図１および図２はこの発明に係るデコーダ
回路の構成を示す回路図であり、図１はそのうちの電圧
切替回路を、図２はこの電圧切替回路の出力電圧が電源
として供給されるアドレスデコード回路をそれぞれ示す
。
回路の構成を示す回路図であり、図１はそのうちの電圧
切替回路を、図２はこの電圧切替回路の出力電圧が電源
として供給されるアドレスデコード回路をそれぞれ示す
。
【００１６】図１に示す電圧切替回路１０が前記図３に
示す従来のものと異なっているところは、ＭＯＳトラン
ジスタ１３のゲートを電圧端子１１に接続するのではな
く、インバータ４０の出力端子４１に接続するようにし
た点である。上記インバータ４０は高電圧ＶＰ が供給
される電圧端子４２と出力端子４１との間に挿入された
負荷用のディプレッション型のＭＯＳトランジスタ４３
と、出力端子４１とアースとの間に挿入された駆動用の
エンハンスメント型のＭＯＳトランジスタ４４とから構
成されている。そして、ＭＯＳトランジスタ４４のゲー
トには、データ読み出し時は“１”に、プログラム時は
“０”にそれぞれ設定される制御信号Ｒ／／Ｐが供給さ
れる。さらに上記インバータ４０の出力端子４１とアー
スとの間には容量４５が挿入されている。
示す従来のものと異なっているところは、ＭＯＳトラン
ジスタ１３のゲートを電圧端子１１に接続するのではな
く、インバータ４０の出力端子４１に接続するようにし
た点である。上記インバータ４０は高電圧ＶＰ が供給
される電圧端子４２と出力端子４１との間に挿入された
負荷用のディプレッション型のＭＯＳトランジスタ４３
と、出力端子４１とアースとの間に挿入された駆動用の
エンハンスメント型のＭＯＳトランジスタ４４とから構
成されている。そして、ＭＯＳトランジスタ４４のゲー
トには、データ読み出し時は“１”に、プログラム時は
“０”にそれぞれ設定される制御信号Ｒ／／Ｐが供給さ
れる。さらに上記インバータ４０の出力端子４１とアー
スとの間には容量４５が挿入されている。
【００１７】図２のアドレスデコード回路が前記図４に
示す従来のものと異なっているところは、アドレスデコ
ード部２０の出力端子２２と通常の読み出し用の電圧Ｖ
Ｃ が供給される電圧端子１６との間に新たに負荷回路
５０を挿入した点である。
示す従来のものと異なっているところは、アドレスデコ
ード部２０の出力端子２２と通常の読み出し用の電圧Ｖ
Ｃ が供給される電圧端子１６との間に新たに負荷回路
５０を挿入した点である。
【００１８】この負荷回路５０は、上記電圧端子１６と
アドレスデコード部２０の出力端子２２との間に直列に
挿入されたエンハンスメント型のＰチャネルＭＯＳトラ
ンジスタ５１およびディプレッション型のＮチャネルＭ
ＯＳトランジスタ５２で構成されている。そして、ＭＯ
Ｓトランジスタ５１のゲートには、データ読み出し時は
“０”に、プログラム時は“１”にそれぞれ設定される
制御信号／Ｒ／Ｐが供給され、ＭＯＳトランジスタ５２
のゲートには前記制御信号Ｒ／／Ｐが供給される。
アドレスデコード部２０の出力端子２２との間に直列に
挿入されたエンハンスメント型のＰチャネルＭＯＳトラ
ンジスタ５１およびディプレッション型のＮチャネルＭ
ＯＳトランジスタ５２で構成されている。そして、ＭＯ
Ｓトランジスタ５１のゲートには、データ読み出し時は
“０”に、プログラム時は“１”にそれぞれ設定される
制御信号／Ｒ／Ｐが供給され、ＭＯＳトランジスタ５２
のゲートには前記制御信号Ｒ／／Ｐが供給される。
【００１９】このような構成において、データのプログ
ラム時にＲ／／Ｐが“０”にされる。これにより、図１
の回路のインバータ４０内のＭＯＳトランジスタ４４が
オフ状態にされる。ＭＯＳトランジスタ４４がオフ状態
になると、インバータ４０の出力端子４１は負荷ＭＯＳ
トランジスタ４３のインピーダンスと容量４５の値に応
じた時定数で充電される。このため、上記出力端子４１
の電圧で制御されるＭＯＳトランジスタ１３は、従来の
ように急激にオン状態になるのではなく、順次オフ状態
からオン状態に移行する、従って、電圧出力端子１４か
ら出力される高電圧ＶＰ の立ち上がりはなだらかなも
のにされる。この電圧出力端子１４の電圧ＶＰが電源と
して供給される図２の回路のアドレスデコード部２０で
は、出力端子２２の電圧の上昇速度が遅くなるため、Ｍ
ＯＳトランジスタ２３のチャネル幅が小さくされ、電流
供給能力が小さくされていても、このＭＯＳトランジス
タ２３による端子２２の充電は端子２１の電圧上昇に十
分追随できる。このとき、バッファ回路３０の端子３１
に供給されている電源電圧は端子２２の電圧上昇と同様
であり、端子２２と端子３１との間の電位差はほぼ一定
の状態で変化する。
ラム時にＲ／／Ｐが“０”にされる。これにより、図１
の回路のインバータ４０内のＭＯＳトランジスタ４４が
オフ状態にされる。ＭＯＳトランジスタ４４がオフ状態
になると、インバータ４０の出力端子４１は負荷ＭＯＳ
トランジスタ４３のインピーダンスと容量４５の値に応
じた時定数で充電される。このため、上記出力端子４１
の電圧で制御されるＭＯＳトランジスタ１３は、従来の
ように急激にオン状態になるのではなく、順次オフ状態
からオン状態に移行する、従って、電圧出力端子１４か
ら出力される高電圧ＶＰ の立ち上がりはなだらかなも
のにされる。この電圧出力端子１４の電圧ＶＰが電源と
して供給される図２の回路のアドレスデコード部２０で
は、出力端子２２の電圧の上昇速度が遅くなるため、Ｍ
ＯＳトランジスタ２３のチャネル幅が小さくされ、電流
供給能力が小さくされていても、このＭＯＳトランジス
タ２３による端子２２の充電は端子２１の電圧上昇に十
分追随できる。このとき、バッファ回路３０の端子３１
に供給されている電源電圧は端子２２の電圧上昇と同様
であり、端子２２と端子３１との間の電位差はほぼ一定
の状態で変化する。
【００２０】このため、バッファ回路３０には従来のよ
うな過大電流は流れず、負荷ＭＯＳトランジスタ２３の
チャネル幅を小さくできることとあいまって消費電流の
大幅な削減が達成される。かつまた、バッファ回路３０
におけるラッチアップ現象発生の防止も達成される。
うな過大電流は流れず、負荷ＭＯＳトランジスタ２３の
チャネル幅を小さくできることとあいまって消費電流の
大幅な削減が達成される。かつまた、バッファ回路３０
におけるラッチアップ現象発生の防止も達成される。
【００２１】なお、このとき、負荷回路５０内のＭＯＳ
トランジスタ５１は“１”にされている制御信号／Ｒ／
Ｐによってオフ状態にされており、ディプレッション型
のＭＯＳトランジスタ５２のゲートには“０”にされて
いる制御信号Ｒ／／Ｐが供給されている。従って、アド
レスデコード部２０の出力端子２２がＶＰ にされてい
ても、ＭＯＳトランジスタ５１と５２の直列接続点の電
位はＭＯＳトランジスタ５２のしきい値電圧の絶対値に
され、この値は高々３Ｖ程度であり、５ＶのＶＣ より
も低いので、ＭＯＳトランジスタ５１を介して高電圧Ｖ
Ｐ からＶＣに電流が流れることが防止される。
トランジスタ５１は“１”にされている制御信号／Ｒ／
Ｐによってオフ状態にされており、ディプレッション型
のＭＯＳトランジスタ５２のゲートには“０”にされて
いる制御信号Ｒ／／Ｐが供給されている。従って、アド
レスデコード部２０の出力端子２２がＶＰ にされてい
ても、ＭＯＳトランジスタ５１と５２の直列接続点の電
位はＭＯＳトランジスタ５２のしきい値電圧の絶対値に
され、この値は高々３Ｖ程度であり、５ＶのＶＣ より
も低いので、ＭＯＳトランジスタ５１を介して高電圧Ｖ
Ｐ からＶＣに電流が流れることが防止される。
【００２２】他方、データの読み出し時には制御信号Ｒ
／／Ｐは“１”、／Ｒ／Ｐは“０”となり、負荷回路５
０内のＭＯＳトランジスタ５１はオン状態になり、ＭＯ
Ｓトランジスタ５１、５２を介して端子２２が電圧ＶＣ
に充電される。このため、ＭＯＳトランジスタ２３単
独の場合よりも端子２２の充電速度を早くでき、これに
よりバッファ回路３０の出力端子３２に接続されている
メモリセルの選択動作の高速化を達成することができる
。
／／Ｐは“１”、／Ｒ／Ｐは“０”となり、負荷回路５
０内のＭＯＳトランジスタ５１はオン状態になり、ＭＯ
Ｓトランジスタ５１、５２を介して端子２２が電圧ＶＣ
に充電される。このため、ＭＯＳトランジスタ２３単
独の場合よりも端子２２の充電速度を早くでき、これに
よりバッファ回路３０の出力端子３２に接続されている
メモリセルの選択動作の高速化を達成することができる
。
【００２３】
【発明の効果】以上説明したようにこの発明によれば、
データのプログラム時では電流の消費を少なくでき、デ
ータの読み出し時では読み出し速度を落とすことがない
デコーダ回路を提供することができる。
データのプログラム時では電流の消費を少なくでき、デ
ータの読み出し時では読み出し速度を落とすことがない
デコーダ回路を提供することができる。
【図１】この発明のデコーダ回路における電圧切替回路
の構成を示す回路図。
の構成を示す回路図。
【図２】この発明のデコーダ回路におけるアドレスデコ
ード回路の構成を示す回路図。
ード回路の構成を示す回路図。
【図３】従来のデコーダ回路における電圧切替回路の構
成を示す回路図。
成を示す回路図。
【図４】従来のデコーダ回路におけるアドレスデコード
回路の構成を示す回路図。
回路の構成を示す回路図。
１０…電圧切替回路、１１…電圧端子、１２…電圧端子
、１３…ＭＯＳトランジスタ、１４…電圧出力端子、１
５…ＭＯＳトランジスタ、２０…アドレスデコード部、
２１…電圧端子、２２…出力端子、２３…ＰチャネルＭ
ＯＳトランジスタ、２４…ＮチャネルＭＯＳトランジス
タ、３０…バッファ回路、３１…電圧端子、３２…出力
端子、３３…ＰチャネルＭＯＳトランジスタ、３４…Ｎ
チャネルＭＯＳトランジスタ、４０…インバータ、４１
…出力端子、４２…電圧端子、４３…ディプレッション
型のＭＯＳトランジスタ、４４…エンハンスメント型の
ＭＯＳトランジスタ。
、１３…ＭＯＳトランジスタ、１４…電圧出力端子、１
５…ＭＯＳトランジスタ、２０…アドレスデコード部、
２１…電圧端子、２２…出力端子、２３…ＰチャネルＭ
ＯＳトランジスタ、２４…ＮチャネルＭＯＳトランジス
タ、３０…バッファ回路、３１…電圧端子、３２…出力
端子、３３…ＰチャネルＭＯＳトランジスタ、３４…Ｎ
チャネルＭＯＳトランジスタ、４０…インバータ、４１
…出力端子、４２…電圧端子、４３…ディプレッション
型のＭＯＳトランジスタ、４４…エンハンスメント型の
ＭＯＳトランジスタ。
Claims (1)
- 【請求項１】 不揮発性のメモリセルを備えた不揮発
性半導体記憶装置において、上記メモリセルのデータプ
ログラムを行う際に使用される第１の電圧が供給される
第１の電圧端子と、上記メモリセルからデータを読み出
す際に使用される第２の電圧が供給される第２の電圧端
子と、上記第１、第２の電圧端子に供給される電圧を制
御信号に基づいて切替出力し、第１の電圧を出力する際
にはその電圧の立ち上がりを遅らせる電圧切替回路と、
アドレス信号が入力される複数のデコード用ＭＯＳトラ
ンジスタからなり、上記電圧切替回路からの出力電圧が
電源電圧として供給されるアドレスデコード回路と、上
記電圧切替回路からの出力電圧と基準電位との間で動作
し、上記アドレスデコード回路の出力信号を増幅して上
記メモリセルの選択を行う信号として出力し、上記電圧
切替回路から第１の電圧が出力される際に、その立ち上
がりが遅らされた第１の電圧が供給されることによりこ
の第１の電圧から基準電位への電流流出が防止されたバ
ッファ回路とを具備したことを特徴とするデコーダ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211227A JP2509023B2 (ja) | 1991-08-23 | 1991-08-23 | デコ―ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211227A JP2509023B2 (ja) | 1991-08-23 | 1991-08-23 | デコ―ダ回路 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60112817A Division JPS61270921A (ja) | 1985-05-25 | 1985-05-25 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04356796A true JPH04356796A (ja) | 1992-12-10 |
| JP2509023B2 JP2509023B2 (ja) | 1996-06-19 |
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ID=16602392
Family Applications (1)
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|---|---|---|---|
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Citations (1)
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|---|---|---|---|---|
| JPH0245278A (ja) * | 1988-08-05 | 1990-02-15 | Nippon Spindle Mfg Co Ltd | トラクタに牽引されるトレーラのステアリング制御装置 |
-
1991
- 1991-08-23 JP JP3211227A patent/JP2509023B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245278A (ja) * | 1988-08-05 | 1990-02-15 | Nippon Spindle Mfg Co Ltd | トラクタに牽引されるトレーラのステアリング制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2509023B2 (ja) | 1996-06-19 |
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