JPH0814993B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0814993B2 JPH0814993B2 JP621389A JP621389A JPH0814993B2 JP H0814993 B2 JPH0814993 B2 JP H0814993B2 JP 621389 A JP621389 A JP 621389A JP 621389 A JP621389 A JP 621389A JP H0814993 B2 JPH0814993 B2 JP H0814993B2
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- Japan
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- power supply
- voltage
- supplied
- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性トランジスタをメモリセルとして
用い、データ書き込みの際にはメモリセルに高電圧が印
加される半導体記憶装置に関する。
用い、データ書き込みの際にはメモリセルに高電圧が印
加される半導体記憶装置に関する。
（従来の技術） データの書き込みが可能なEPROMでは、データの書き
込み時にメモリセルには高電圧が印加される。第５図は
従来のEPROMにおけるデータ書き込み系回路の概略的な
構成を示す回路図である。EPROMには電源端子として、
通常のデータ読み出し用の電圧VDDが供給される端子51
と、データ書き込み時に使用される高電圧VPPが供給さ
れる端子52とが設けられている。また、図において、53
はフローティングゲート及びコントロールゲートが設け
られた不揮発性トランジスタからなるメモリセル、54は
このメモリセル53を選択するための複数のＮチャネルMO
SトランジスタからなるＹセレクタ、55は上記高電圧VPP
が電源電圧として供給される書き込み制御用バッファ、
56はソース、ドレイン間が上記端子52と上記Ｙセレクタ
54との間に挿入され、上記書き込み制御用バッファ55か
らの出力がゲートに供給される書き込み制御用のトラン
ジスタ、57は上記両電源端子51、52に供給される電源電
圧VDD、VPPを切り替えて出力する電源切り替え回路、58
はこの電源切り替え回路57の出力電圧SWが電源電圧とし
て供給されるアドレス用バッファである。
込み時にメモリセルには高電圧が印加される。第５図は
従来のEPROMにおけるデータ書き込み系回路の概略的な
構成を示す回路図である。EPROMには電源端子として、
通常のデータ読み出し用の電圧VDDが供給される端子51
と、データ書き込み時に使用される高電圧VPPが供給さ
れる端子52とが設けられている。また、図において、53
はフローティングゲート及びコントロールゲートが設け
られた不揮発性トランジスタからなるメモリセル、54は
このメモリセル53を選択するための複数のＮチャネルMO
SトランジスタからなるＹセレクタ、55は上記高電圧VPP
が電源電圧として供給される書き込み制御用バッファ、
56はソース、ドレイン間が上記端子52と上記Ｙセレクタ
54との間に挿入され、上記書き込み制御用バッファ55か
らの出力がゲートに供給される書き込み制御用のトラン
ジスタ、57は上記両電源端子51、52に供給される電源電
圧VDD、VPPを切り替えて出力する電源切り替え回路、58
はこの電源切り替え回路57の出力電圧SWが電源電圧とし
て供給されるアドレス用バッファである。
このような構成において、メモリセル53にデータを書
き込む際には、電源切り替え回路57からSWとして高電圧
VPPがアドレス用バッファ58に出力される。このとき、
書き込み制御用バッファ55から書き込み制御用トランジ
スタ56のゲートに高電圧VPPが供給される。ここで、上
記トランジスタ56の閾値電圧をVthとすると、メモリセ
ル53のドレインにはＹセレクタ54を介して（VPP−Vth）
の電圧が印加される。一方、アドレス用バッファ58から
メモリセル58のコントロールゲートに高電圧VPPが供給
される。このとき、メモリセル53では電流が流れ、これ
によってフローティングゲートにホットエレクトロンの
注入が起り、これによりメモリセル53の閾値電圧が上昇
してデータの書き込みが行われる。
き込む際には、電源切り替え回路57からSWとして高電圧
VPPがアドレス用バッファ58に出力される。このとき、
書き込み制御用バッファ55から書き込み制御用トランジ
スタ56のゲートに高電圧VPPが供給される。ここで、上
記トランジスタ56の閾値電圧をVthとすると、メモリセ
ル53のドレインにはＹセレクタ54を介して（VPP−Vth）
の電圧が印加される。一方、アドレス用バッファ58から
メモリセル58のコントロールゲートに高電圧VPPが供給
される。このとき、メモリセル53では電流が流れ、これ
によってフローティングゲートにホットエレクトロンの
注入が起り、これによりメモリセル53の閾値電圧が上昇
してデータの書き込みが行われる。
第６図は第５図中のメモリセル53でデータの書き込み
が行われる際の電圧−電流特性を示す特性図である。図
中実線で示した特性曲線ａはメモリセル53自体のもので
あり、破線で示した特性曲線ｂは前記トランジスタ56と
Ｙセレクタ54内で直列接続されたトランジスタ全体の静
特性である。ここで、両特性曲線a,bの交点ｃがデータ
書き込み時の動作点になる。
が行われる際の電圧−電流特性を示す特性図である。図
中実線で示した特性曲線ａはメモリセル53自体のもので
あり、破線で示した特性曲線ｂは前記トランジスタ56と
Ｙセレクタ54内で直列接続されたトランジスタ全体の静
特性である。ここで、両特性曲線a,bの交点ｃがデータ
書き込み時の動作点になる。
ところで、実際のメモリセルアレイでは一本のビット
線に多数のメモリセルが接続されており、そのうちの１
個のメモリセルのみがデータの書き込み状態にされる。
すなわち、第７図に示すように一本のビット線61に多数
のメモリセル53のドレインが接続されており、各メモリ
セルのコントロールゲートには複数の各アドレス用バッ
ファ58の出力が供給される。そして、選択されたメモリ
セル53のコントロールゲートに接続されているアドレス
用バッファ58のみから前記のような高電圧VPPが出力さ
れ、その他のバッファ58からは0Vの基準電圧VSSが出力
される。従って、選択されたメモリセルのコントロール
ゲートにのみ高電圧VPPが印加され、その他のメモリセ
ルのコントロールゲートには基準電圧VSSが印加され
る。しかし、同じビット線に接続された全てのメモリセ
ルのドレインには前記のように（VPP−Vth）の電圧が等
しく印加されることにより、非選択のメモリセルはこの
電圧（VPP−Vth）によるストレスを受けることになる。
線に多数のメモリセルが接続されており、そのうちの１
個のメモリセルのみがデータの書き込み状態にされる。
すなわち、第７図に示すように一本のビット線61に多数
のメモリセル53のドレインが接続されており、各メモリ
セルのコントロールゲートには複数の各アドレス用バッ
ファ58の出力が供給される。そして、選択されたメモリ
セル53のコントロールゲートに接続されているアドレス
用バッファ58のみから前記のような高電圧VPPが出力さ
れ、その他のバッファ58からは0Vの基準電圧VSSが出力
される。従って、選択されたメモリセルのコントロール
ゲートにのみ高電圧VPPが印加され、その他のメモリセ
ルのコントロールゲートには基準電圧VSSが印加され
る。しかし、同じビット線に接続された全てのメモリセ
ルのドレインには前記のように（VPP−Vth）の電圧が等
しく印加されることにより、非選択のメモリセルはこの
電圧（VPP−Vth）によるストレスを受けることになる。
第８図は上記メモリセルの素子構造を示す断面図であ
る。ｐ型基板71上にはn+型拡散領域からなるソース72、
ドレイン73が設けられおり、ソース、ドレイン間の基板
上にはフローティングゲート74が、さらにその上にはコ
ントロールゲート75が設けられている。また、76は絶縁
膜であり、この絶縁膜76の基板71とフローティングゲー
ト74との間の膜厚はt ox1に、フローティングゲート74
とコントロールゲート75との間の膜厚はt ox2にそれぞ
れ設定されている。
る。ｐ型基板71上にはn+型拡散領域からなるソース72、
ドレイン73が設けられおり、ソース、ドレイン間の基板
上にはフローティングゲート74が、さらにその上にはコ
ントロールゲート75が設けられている。また、76は絶縁
膜であり、この絶縁膜76の基板71とフローティングゲー
ト74との間の膜厚はt ox1に、フローティングゲート74
とコントロールゲート75との間の膜厚はt ox2にそれぞ
れ設定されている。
ところで、予めデータの書き込みが行われたメモリセ
ルが上記のような電圧ストレスを受けると、フローティ
ングゲート内に注入されたエレクトロンがドレイン側に
引き寄せられ、ついにはドレインに抜け出てしまい、メ
モリセルの閾値電圧の低下というデータの劣化を招く現
象が現われる。このような現象はドレイン抜けと称され
ている。
ルが上記のような電圧ストレスを受けると、フローティ
ングゲート内に注入されたエレクトロンがドレイン側に
引き寄せられ、ついにはドレインに抜け出てしまい、メ
モリセルの閾値電圧の低下というデータの劣化を招く現
象が現われる。このような現象はドレイン抜けと称され
ている。
第９図は、メモリセルのドレイン・フローティングゲ
ート間の電界EDFと、元の閾値電圧Vthに対する閾値電圧
の変化量ΔVthの比との関係を、上記電圧ストレスの印
加時間をパラメータとして示す特性図である。図示のよ
うに、ドレイン電圧が高く、ドレイン・フローティング
ゲート間の電界EDFが高い程、またストレス時間が長い
程、エレクトロンの抜けはひどくなり、閾値電圧の変化
量ΔVthは大きくなる。従って、このドレイン抜けの現
象を抑制するには、ストレスの印加時間を少なくする
か、非選択メモリセルのドレイン・フローティングゲー
ト間の電界をおさえる必要がある。しかし、ストレスの
印加時間はメモリセル１個当りのデータプログラム時間
Tpwと、同一のビット線上のメモリセルの個数ｎとの積
ｎ・Tpwで決定され、この時間を少なくすることには限
界がある。他方、メモリセルのドレイン・フローティン
グゲート間の電界をおさえるには、前記第８図中の絶縁
膜76の膜厚t ox1を厚くし、ドレイン73とフローティン
グゲート74との距離を離す方法がある。しかし、絶縁膜
の膜厚t ox1を厚くすると、メモリセル自体のデータ読
み出し時におけるコンダクタンスが下がり、データ読み
出し速度が劣化すると共に書き込み時間も長くなってし
まう。
ート間の電界EDFと、元の閾値電圧Vthに対する閾値電圧
の変化量ΔVthの比との関係を、上記電圧ストレスの印
加時間をパラメータとして示す特性図である。図示のよ
うに、ドレイン電圧が高く、ドレイン・フローティング
ゲート間の電界EDFが高い程、またストレス時間が長い
程、エレクトロンの抜けはひどくなり、閾値電圧の変化
量ΔVthは大きくなる。従って、このドレイン抜けの現
象を抑制するには、ストレスの印加時間を少なくする
か、非選択メモリセルのドレイン・フローティングゲー
ト間の電界をおさえる必要がある。しかし、ストレスの
印加時間はメモリセル１個当りのデータプログラム時間
Tpwと、同一のビット線上のメモリセルの個数ｎとの積
ｎ・Tpwで決定され、この時間を少なくすることには限
界がある。他方、メモリセルのドレイン・フローティン
グゲート間の電界をおさえるには、前記第８図中の絶縁
膜76の膜厚t ox1を厚くし、ドレイン73とフローティン
グゲート74との距離を離す方法がある。しかし、絶縁膜
の膜厚t ox1を厚くすると、メモリセル自体のデータ読
み出し時におけるコンダクタンスが下がり、データ読み
出し速度が劣化すると共に書き込み時間も長くなってし
まう。
（発明が解決しようとする課題） このように従来では、データ書き込み時に非選択のメ
モリセルに対する電圧ストレスによるデータの劣化を改
善しようとすると、読み出し速度の低下や書き込み速度
の悪化を招くという欠点がある。
モリセルに対する電圧ストレスによるデータの劣化を改
善しようとすると、読み出し速度の低下や書き込み速度
の悪化を招くという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、読み出し速度の低下や書き込み速
度の悪化を招くことなしに、非選択のメモリセルに対す
る電圧ストレスによるデータの劣化を解消することがで
きる半導体記憶装置を提供することにある。
であり、その目的は、読み出し速度の低下や書き込み速
度の悪化を招くことなしに、非選択のメモリセルに対す
る電圧ストレスによるデータの劣化を解消することがで
きる半導体記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体記憶装置は、データ読み出し用の第
１の電源電圧が供給される第１の電源端子と、データ書
き込み用の第２の電源電圧が供給される第２の電源端子
と、MOS型フローティングゲートトランジスタからなる
メモリセルと、上記第１及び第２の電源端子に供給され
る第１及び第２の電源電圧を切り替えて出力する電源切
り替え回路と、上記第２の電源端子に供給される第２の
電源電圧を降下させて出力する電源降下回路と、上記電
源切り替え回路の出力電圧が電源電圧として供給され、
その出力を上記メモリセルのゲートに供給するゲート電
位制御回路と、上記電源降下回路の出力電圧が電源電圧
として供給され、その出力を上記メモリセルのドレイン
に供給するドレイン電位制御回路とを具備したことを特
徴とする。
１の電源電圧が供給される第１の電源端子と、データ書
き込み用の第２の電源電圧が供給される第２の電源端子
と、MOS型フローティングゲートトランジスタからなる
メモリセルと、上記第１及び第２の電源端子に供給され
る第１及び第２の電源電圧を切り替えて出力する電源切
り替え回路と、上記第２の電源端子に供給される第２の
電源電圧を降下させて出力する電源降下回路と、上記電
源切り替え回路の出力電圧が電源電圧として供給され、
その出力を上記メモリセルのゲートに供給するゲート電
位制御回路と、上記電源降下回路の出力電圧が電源電圧
として供給され、その出力を上記メモリセルのドレイン
に供給するドレイン電位制御回路とを具備したことを特
徴とする。
上記電源降下回路は、降下された出力電圧を得るノー
ドと上記第２の電源端子との間に電流通路が挿入された
少なくとも１個の電圧降下用のＮチャネルMOSトランジ
スタと、上記出力電圧を得るノードに電流通路の一端が
接続されゲートに上記第１の電源電圧が供給されるＰチ
ャネルMOSトランジスタと、上記ＰチャネルMOSトランジ
スタの電流通路の他端と基準電位との間に電流通路が挿
入されたバイアス電流設定用のMOSトランジスタとから
構成されていることを特徴とする。
ドと上記第２の電源端子との間に電流通路が挿入された
少なくとも１個の電圧降下用のＮチャネルMOSトランジ
スタと、上記出力電圧を得るノードに電流通路の一端が
接続されゲートに上記第１の電源電圧が供給されるＰチ
ャネルMOSトランジスタと、上記ＰチャネルMOSトランジ
スタの電流通路の他端と基準電位との間に電流通路が挿
入されたバイアス電流設定用のMOSトランジスタとから
構成されていることを特徴とする。
（作用） 第２の電源端子に供給されたデータ書き込み用の第２
の電源電圧が電源降下回路によって降下され、ドレイン
電位制御回路を介してメモリセルのドレインに供給され
る。
の電源電圧が電源降下回路によって降下され、ドレイン
電位制御回路を介してメモリセルのドレインに供給され
る。
すなわち、この発明の半導体記憶装置では、データ書
き込み用の第２の電源電圧を降下させてメモリセルのド
レインに印加するようにしたものである。
き込み用の第２の電源電圧を降下させてメモリセルのド
レインに印加するようにしたものである。
この発明の半導体記憶装置は次のような原理に基づい
てなされたものである。第４図は不揮発性トランジスタ
からなるメモリセルにおけるプログラム時間Tpwと、閾
値電圧の変化量Vthとの関係をドレイン電圧をパラメー
タとして示す特性図である。閾値電圧の変化量ΔVthは
プログラム時間Tpwが長くなるのに伴って増加する。し
かし、ドレイン電圧に応じて書き込み特性に差が生じる
のは、あるプログラム時間Tpw0以下の場合であり、Tpw0
を越えるとドレイン電圧の影響は無視することができ
る。例えば、前記第８図のような素子構造のメモリセル
において、t ox1＝200Å、チャネル長Ｌ＝0.9μｍの場
合に、ドレイン電圧を6V以上に設定すれば、プログラム
時間Tpw0を１μＳにすることができる。これにより、例
えば４メガビットの記憶容量を持つEPROMの標準的な仕
様であるTpw＝25μＳを十分に満たすことが可能であ
る。
てなされたものである。第４図は不揮発性トランジスタ
からなるメモリセルにおけるプログラム時間Tpwと、閾
値電圧の変化量Vthとの関係をドレイン電圧をパラメー
タとして示す特性図である。閾値電圧の変化量ΔVthは
プログラム時間Tpwが長くなるのに伴って増加する。し
かし、ドレイン電圧に応じて書き込み特性に差が生じる
のは、あるプログラム時間Tpw0以下の場合であり、Tpw0
を越えるとドレイン電圧の影響は無視することができ
る。例えば、前記第８図のような素子構造のメモリセル
において、t ox1＝200Å、チャネル長Ｌ＝0.9μｍの場
合に、ドレイン電圧を6V以上に設定すれば、プログラム
時間Tpw0を１μＳにすることができる。これにより、例
えば４メガビットの記憶容量を持つEPROMの標準的な仕
様であるTpw＝25μＳを十分に満たすことが可能であ
る。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明をEPROMに実施した場合におけるデ
ータ書き込み系回路の概略的な構成を示す回路図であ
る。図において、11は通常のデータ読み出し用の5V系の
電圧VDDが供給される電源端子、12はデータ書き込み時
に使用される例えば12.5V系の高電圧VPPが供給される電
源端子である。13はフローティングゲート及びコントロ
ールゲートが設けられた不揮発性トランジスタからなる
メモリセルであり、このメモリセル13のソースは0Vの基
準電圧VSSに接続されている。14は上記メモリセル13を
選択するあめの複数のＮチャネルMOSトランジスタから
なるＹセレクタであり、15はこのＹセレクタ14と上記電
源端子12との間にソース、ドレイン間が挿入された書き
込み制御用のＮチャネルMOSトランジスタである。16は
書き込み用データに応じた信号が供給される書き込み制
御用バッファである。また、17は上記端子12に供給され
る電源電圧VPPを所定値だけ降下する電源降下回路であ
り、ここで降下された電圧VPP′は上記バッファ16に電
源電圧として供給される。18は上記両電源端子11、12に
供給される電源電圧VDD、VPPを切り替えて出力する電源
切り替え回路であり、19はこの電源切り替え回路18の出
力電圧SWが電源電圧として供給されるアドレス用バッフ
ァである。
ータ書き込み系回路の概略的な構成を示す回路図であ
る。図において、11は通常のデータ読み出し用の5V系の
電圧VDDが供給される電源端子、12はデータ書き込み時
に使用される例えば12.5V系の高電圧VPPが供給される電
源端子である。13はフローティングゲート及びコントロ
ールゲートが設けられた不揮発性トランジスタからなる
メモリセルであり、このメモリセル13のソースは0Vの基
準電圧VSSに接続されている。14は上記メモリセル13を
選択するあめの複数のＮチャネルMOSトランジスタから
なるＹセレクタであり、15はこのＹセレクタ14と上記電
源端子12との間にソース、ドレイン間が挿入された書き
込み制御用のＮチャネルMOSトランジスタである。16は
書き込み用データに応じた信号が供給される書き込み制
御用バッファである。また、17は上記端子12に供給され
る電源電圧VPPを所定値だけ降下する電源降下回路であ
り、ここで降下された電圧VPP′は上記バッファ16に電
源電圧として供給される。18は上記両電源端子11、12に
供給される電源電圧VDD、VPPを切り替えて出力する電源
切り替え回路であり、19はこの電源切り替え回路18の出
力電圧SWが電源電圧として供給されるアドレス用バッフ
ァである。
このような構成において、データ書き込み時にメモリ
セル13が選択されるとする。このとき、メモリセル13の
コントロールゲートにはアドレス用バッファ19から出力
される高電圧VPPが印加される。他方、書き込み制御用
バッファ16からは書き込み用の高電圧VPPよりも所定値
だけ低い電圧VPP′が出力される。これにより、トラン
ジスタ15を介してＹセレクタ14に（VPP′−Vth）の電圧
が供給され、この電圧がメモリセル13のドレインに印加
され、メモリセル13でデータの書き込みが行われる。
セル13が選択されるとする。このとき、メモリセル13の
コントロールゲートにはアドレス用バッファ19から出力
される高電圧VPPが印加される。他方、書き込み制御用
バッファ16からは書き込み用の高電圧VPPよりも所定値
だけ低い電圧VPP′が出力される。これにより、トラン
ジスタ15を介してＹセレクタ14に（VPP′−Vth）の電圧
が供給され、この電圧がメモリセル13のドレインに印加
され、メモリセル13でデータの書き込みが行われる。
他方、図示しない非選択のメモリセルでもそのドレイ
ンには上記電圧（VPP′−Vth）が印加される。しかし、
この電圧の値を、ドレインに電圧が印加されてもフロー
ティングゲートからエレクトロンが放出されることがな
いような前記第９図中の電界E0と、前記第８図中の絶縁
膜厚t ox1の積以下に設定し、かつ前記第４図に示す書
き込み特性を損わないドレイン電圧以上に設定すること
により、読み出し速度の低下や書き込み速度の悪化を招
くことなしに、非選択のメモリセルに対する電圧ストレ
スによるデータの劣化を解消することができる。
ンには上記電圧（VPP′−Vth）が印加される。しかし、
この電圧の値を、ドレインに電圧が印加されてもフロー
ティングゲートからエレクトロンが放出されることがな
いような前記第９図中の電界E0と、前記第８図中の絶縁
膜厚t ox1の積以下に設定し、かつ前記第４図に示す書
き込み特性を損わないドレイン電圧以上に設定すること
により、読み出し速度の低下や書き込み速度の悪化を招
くことなしに、非選択のメモリセルに対する電圧ストレ
スによるデータの劣化を解消することができる。
第２図は上記実施例回路における書込み制御用バッフ
ァ16と電源降下回路17の具体的な構成を示す回路図であ
る。
ァ16と電源降下回路17の具体的な構成を示す回路図であ
る。
電源降下回路17は、電圧降下用のＮチャネルMOSトラ
ンジスタ21、ゲートに電圧VDDが供給されたＰチャネルM
OSトランジスタ22及びバイアス電流設定用のデプレッシ
ョン型のMOSトランジスタ23から構成されている。な
お、上記トランジスタ21、22は共にエンハンスメント型
のものである。
ンジスタ21、ゲートに電圧VDDが供給されたＰチャネルM
OSトランジスタ22及びバイアス電流設定用のデプレッシ
ョン型のMOSトランジスタ23から構成されている。な
お、上記トランジスタ21、22は共にエンハンスメント型
のものである。
ここで、トランジスタ23によって所定のバイアス電流
が流される。そして、高電圧VPPがVDDよりもある程度高
ければ、トランジスタ22がオンし、出力ノード24にはV
PPよりもトランジスタ21の閾値電圧Vthだけ低い電圧
VPP′が出力される。また、トランジスタ22を設けてい
る理由は、前記電源端子12に通常の電源電圧VDDが供給
されたときに、このトランジスタ22をオフ状態にして無
駄な電流が流れないようにするためである。
が流される。そして、高電圧VPPがVDDよりもある程度高
ければ、トランジスタ22がオンし、出力ノード24にはV
PPよりもトランジスタ21の閾値電圧Vthだけ低い電圧
VPP′が出力される。また、トランジスタ22を設けてい
る理由は、前記電源端子12に通常の電源電圧VDDが供給
されたときに、このトランジスタ22をオフ状態にして無
駄な電流が流れないようにするためである。
一方、書き込み制御用バッファ16は、電圧VDDが電源
電圧として供給されるCMOSインバータ31と、このインバ
ータ31の出力ノード32とノード33との間に直列に挿入さ
れ、ゲートに電圧VDDもしくは電圧VPP′が供給されるＮ
チャネルMOSトランジスタ34、35と、電圧VPP′と出力ノ
ード36との間に挿入されゲートが上記ノード33に接続さ
れたＰチャネルMOSトランジスタ37と、上記出力ノード3
6と基準電圧VSSとの間に挿入されたゲートが上記ノード
32に接続されたＮチャネルMOSトランジスタ38と、電圧V
PP′とノード33との間に挿入されゲートが出力ノード36
に接続されたＰチャネルMOSトランジスタ38とから構成
されている。
電圧として供給されるCMOSインバータ31と、このインバ
ータ31の出力ノード32とノード33との間に直列に挿入さ
れ、ゲートに電圧VDDもしくは電圧VPP′が供給されるＮ
チャネルMOSトランジスタ34、35と、電圧VPP′と出力ノ
ード36との間に挿入されゲートが上記ノード33に接続さ
れたＰチャネルMOSトランジスタ37と、上記出力ノード3
6と基準電圧VSSとの間に挿入されたゲートが上記ノード
32に接続されたＮチャネルMOSトランジスタ38と、電圧V
PP′とノード33との間に挿入されゲートが出力ノード36
に接続されたＰチャネルMOSトランジスタ38とから構成
されている。
このような構成において、インバータ31に供給される入
力データがVDD系の“1"レベルならば、ノード32がVSSと
なり、トランジスタ37を介して出力ノード36がVPP′に
充電される。このとき、トランジスタ15を介して前記メ
モリセル13のドレインに印加される電圧は、VPPよりも
トランジスタ15の閾値電圧VTH分だけ低下したVPP−2Vth
になる。他方、インバータ31に供給される入力データが
“0"レベルならば、ノード32はVDDとなり、トランジス
タ38を介して出力ノード36がVSSに放電される。
力データがVDD系の“1"レベルならば、ノード32がVSSと
なり、トランジスタ37を介して出力ノード36がVPP′に
充電される。このとき、トランジスタ15を介して前記メ
モリセル13のドレインに印加される電圧は、VPPよりも
トランジスタ15の閾値電圧VTH分だけ低下したVPP−2Vth
になる。他方、インバータ31に供給される入力データが
“0"レベルならば、ノード32はVDDとなり、トランジス
タ38を介して出力ノード36がVSSに放電される。
ここで、書き込み制御用バッファ16の出力ノード36の
電圧がVPP−2Vthのとき、書き込み電流として例えば16m
A程度を流し、VPPとして12.5Vを供給する場合、前記メ
モリセル13のドレインに印加される電圧は7V程度とな
る。この値は、前記第８図中の膜厚t ox1を200Åに設定
し、前記プログラム時間Tpwが25μＳであると仮定する
と、電圧ストレスによるエレクトロンの放出が始まる8V
よりも十分に低く、またドレイン電圧がプログラム時間
Tpwに影響を与える6Vよりも十分に高い電圧である。こ
こで、データ書き込み時における従来のドレイン電圧で
あるVPP−Vthに耐えられるメモリセルの絶縁膜の膜厚の
下限は240Å程度であり、このような膜厚でメモリセル
を構成すると、読み出した時におけるセル電流が減少
し、アクセス時間が約10nS程度悪化することになる。
電圧がVPP−2Vthのとき、書き込み電流として例えば16m
A程度を流し、VPPとして12.5Vを供給する場合、前記メ
モリセル13のドレインに印加される電圧は7V程度とな
る。この値は、前記第８図中の膜厚t ox1を200Åに設定
し、前記プログラム時間Tpwが25μＳであると仮定する
と、電圧ストレスによるエレクトロンの放出が始まる8V
よりも十分に低く、またドレイン電圧がプログラム時間
Tpwに影響を与える6Vよりも十分に高い電圧である。こ
こで、データ書き込み時における従来のドレイン電圧で
あるVPP−Vthに耐えられるメモリセルの絶縁膜の膜厚の
下限は240Å程度であり、このような膜厚でメモリセル
を構成すると、読み出した時におけるセル電流が減少
し、アクセス時間が約10nS程度悪化することになる。
第３図は上記実施例回路における電源降下回路17の他
の具体的構成を示す回路図である。この回路では、電圧
VPPと出力電圧VPP′を得る出力ノード41との間にｎ個の
ＮチャネルMOSトランジスタ42を直列接続することによ
り、VPP′としてVPPよりもトランジスタ42の閾値電圧Vt
hのｎ個分だけ低い電圧が得られるようにしたものであ
る。
の具体的構成を示す回路図である。この回路では、電圧
VPPと出力電圧VPP′を得る出力ノード41との間にｎ個の
ＮチャネルMOSトランジスタ42を直列接続することによ
り、VPP′としてVPPよりもトランジスタ42の閾値電圧Vt
hのｎ個分だけ低い電圧が得られるようにしたものであ
る。
なお、この発明はメモリセルのゲート絶縁膜として、
例えば酸化膜、窒化膜、酸化膜（ONO膜）からなる複合
膜を使用した場合にその効果をより発揮させることがで
きる。一般にこのような複合膜は単層膜よりも耐圧が高
く、コントロールゲートに高電圧を印加してもフローテ
ィングゲート内の電荷のコントロールゲートへの放出が
少ないからである。従って、上記メモリセル13の、前記
第８図中のコントロールゲート75とフローティングゲー
ト74との間の絶縁膜76としてONO膜等の複合膜を使用す
ればより効果的である。
例えば酸化膜、窒化膜、酸化膜（ONO膜）からなる複合
膜を使用した場合にその効果をより発揮させることがで
きる。一般にこのような複合膜は単層膜よりも耐圧が高
く、コントロールゲートに高電圧を印加してもフローテ
ィングゲート内の電荷のコントロールゲートへの放出が
少ないからである。従って、上記メモリセル13の、前記
第８図中のコントロールゲート75とフローティングゲー
ト74との間の絶縁膜76としてONO膜等の複合膜を使用す
ればより効果的である。
［発明の効果］ 以上説明したようにこの発明によれば、読み出し速度
の低下や書き込み速度の悪化を招くことなしに、非選択
のメモリセルに対する電圧ストレスによるデータの劣化
を解消することができる半導体記憶装置を提供すること
ができる。
の低下や書き込み速度の悪化を招くことなしに、非選択
のメモリセルに対する電圧ストレスによるデータの劣化
を解消することができる半導体記憶装置を提供すること
ができる。
第１図はこの発明をEPROMに実施した場合におけるデー
タ書き込み系回路の概略的な構成を示す回路図、第２図
は上記実施例回路における一部回路の具体的な構成を示
す回路図、第３図は上記実施例回路における一部回路の
他の具体的構成を示す回路図、第４図はこの発明の原理
を説明するための特性図、第５図は従来のEPROMにおけ
るデータ書き込み系回路の概略的な構成を示す回路図、
第６図は第５図中のメモリセルの特性図、第７図は実際
のメモリセルアレイの一部の構成を示す回路図、第８図
は第５図中のメモリセルの素子構造を示す断面図、第９
図は第５図中のメモリセルの特性図である。 11,12……電源端子、13……メモリセル、14……Ｙセレ
クタ、15……書き込み制御用トランジスタ、16……書き
込み制御用バッファ、17……電源降下回路、18……電源
切り替え回路、19……アドレス用バッファ。
タ書き込み系回路の概略的な構成を示す回路図、第２図
は上記実施例回路における一部回路の具体的な構成を示
す回路図、第３図は上記実施例回路における一部回路の
他の具体的構成を示す回路図、第４図はこの発明の原理
を説明するための特性図、第５図は従来のEPROMにおけ
るデータ書き込み系回路の概略的な構成を示す回路図、
第６図は第５図中のメモリセルの特性図、第７図は実際
のメモリセルアレイの一部の構成を示す回路図、第８図
は第５図中のメモリセルの素子構造を示す断面図、第９
図は第５図中のメモリセルの特性図である。 11,12……電源端子、13……メモリセル、14……Ｙセレ
クタ、15……書き込み制御用トランジスタ、16……書き
込み制御用バッファ、17……電源降下回路、18……電源
切り替え回路、19……アドレス用バッファ。
フロントページの続き (72)発明者 森 誠一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭60−147165（ＪＰ，Ａ) 特開 昭62−175999（ＪＰ，Ａ)
Claims (2)
- 【請求項１】データ読み出し用の第１の電源電圧が供給
される第１の電源端子と、 データ書込み用の第２の電源電圧が供給される第２の電
源端子と、 MOS型フローテイングゲートトランジスタからなるメモ
リセルと、 上位第１及び第２の電源端子に供給される第１及び第２
の電源電源を切り替えて出力する電源切り替え回路と、 上記第２の電源端子に供給される第２の電源電源を降下
させて出力する電源降下回路と、 上記電源切り替え回路の出力電圧が電源電圧として供給
され、その出力を上記メモリセルのゲートに供給するゲ
ート電位制御回路と、 上記電源降下回路の出力電圧が電源電圧として供給さ
れ、その出力を上記メモリセルのドレインに供給するド
レイン電位制御回路とを具備し、 上記電源降下回路は、 降下された出力電圧を得るノードと上記第２の電源端子
との間に電流通路が挿入された少なくとも１個の電圧降
下用のＮチャネルMOSトランジスタと、 上記出力電圧を得るノードに電流通路の一端が接続され
ゲートに上記第１の電源電圧が供給されるＰチャネルMO
Sトランジスタと、 上記ＰチャネルMOSトランジスタの電流通路の他端と基
準電位との間に電流通路が挿入されたバイアス電流設定
用のMOSトランジスタとから構成されてなることを特徴
とする半導体記憶装置。 - 【請求項２】前記電源切り替え回路は、前記メモリセル
におけるデータ読み出し時には前記第１の電源端子に供
給される第１の電源電源を出力し、データ書込み時には
前記第２の電源端子に供給される第２の電源電源を出力
するように構成されている請求項１に記載の半導体記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP621389A JPH0814993B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体記憶装置 |
| US07/444,998 US5025417A (en) | 1989-01-13 | 1989-12-04 | Semiconductor memory device capable of preventing data of non-selected memory cell from being degraded |
| DE68922841T DE68922841T2 (de) | 1989-01-13 | 1989-12-12 | Halbleiterspeicheranordnung, fähig um Datendegradierung einer nichtausgewählten Zelle zu verhindern. |
| EP89122909A EP0377839B1 (en) | 1989-01-13 | 1989-12-12 | Semiconductor memory device capable of preventing data of non-selected memory cell from being degraded |
| KR1019890019152A KR920009057B1 (ko) | 1989-01-13 | 1989-12-21 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP621389A JPH0814993B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02187994A JPH02187994A (ja) | 1990-07-24 |
| JPH0814993B2 true JPH0814993B2 (ja) | 1996-02-14 |
Family
ID=11632248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP621389A Expired - Fee Related JPH0814993B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5025417A (ja) |
| EP (1) | EP0377839B1 (ja) |
| JP (1) | JPH0814993B2 (ja) |
| KR (1) | KR920009057B1 (ja) |
| DE (1) | DE68922841T2 (ja) |
Families Citing this family (17)
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| IT1246241B (it) * | 1990-02-23 | 1994-11-17 | Sgs Thomson Microelectronics | Circuito per la lettura dell'informazione contenuta in celle di memoria non volatili |
| IT1244293B (it) * | 1990-07-06 | 1994-07-08 | Sgs Thomson Microelectronics | Dispositivo di lettura per celle eprom con campo operativo indipendente dal salto di soglia delle celle scritte rispetto alle celle vergini |
| JP2655441B2 (ja) * | 1990-07-13 | 1997-09-17 | 日本電気株式会社 | 読み出し専用半導体記憶装置 |
| EP0505051A1 (en) * | 1991-03-19 | 1992-09-23 | National Semiconductor Corporation | Data storage system with intrinsic burst detection |
| JP3247402B2 (ja) * | 1991-07-25 | 2002-01-15 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置 |
| JP3610621B2 (ja) * | 1994-11-11 | 2005-01-19 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
| DE69631752D1 (de) * | 1996-04-05 | 2004-04-08 | St Microelectronics Srl | Versorgungsspannungsschaltung für Speicheranordnungen |
| US5917754A (en) * | 1997-05-21 | 1999-06-29 | Atmel Corporation | Semiconductor memory having a current balancing circuit |
| JP3166732B2 (ja) * | 1998-10-14 | 2001-05-14 | 日本電気株式会社 | 半導体記憶装置 |
| US7336538B2 (en) * | 2005-07-28 | 2008-02-26 | Stmicroelectronics S.R.L. | Page buffer circuit and method for multi-level NAND programmable memories |
| US7430148B2 (en) * | 2005-11-17 | 2008-09-30 | Altera Corporation | Volatile memory elements with boosted output voltages for programmable logic device integrated circuits |
| US7411853B2 (en) * | 2005-11-17 | 2008-08-12 | Altera Corporation | Volatile memory elements with elevated power supply levels for programmable logic device integrated circuits |
| US7957177B2 (en) * | 2008-06-05 | 2011-06-07 | Altera Corporation | Static random-access memory with boosted voltages |
| US8081503B1 (en) | 2009-02-27 | 2011-12-20 | Altera Corporation | Volatile memory elements with minimized area and leakage current |
| JP6004866B2 (ja) * | 2012-09-26 | 2016-10-12 | エスアイアイ・セミコンダクタ株式会社 | 読出し回路及び半導体装置 |
| KR20150012768A (ko) * | 2013-07-26 | 2015-02-04 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그것의 동작 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124084A (en) * | 1977-04-06 | 1978-10-30 | Hitachi Ltd | Semiconductor memory device containing floating type poly silicon layer and its manufacture |
| JPS58151124A (ja) * | 1982-03-04 | 1983-09-08 | Ricoh Co Ltd | レベル変換回路 |
| JPS60147165A (ja) * | 1984-01-12 | 1985-08-03 | Nec Corp | 不揮発性半導体メモリセル及びその使用方法 |
| JPS61117915A (ja) * | 1984-11-13 | 1986-06-05 | Fujitsu Ltd | 遅延回路 |
| JPS62175999A (ja) * | 1986-01-29 | 1987-08-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US4783766A (en) * | 1986-05-30 | 1988-11-08 | Seeq Technology, Inc. | Block electrically erasable EEPROM |
| US4831592A (en) * | 1986-07-09 | 1989-05-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US4888735A (en) * | 1987-12-30 | 1989-12-19 | Elite Semiconductor & Systems Int'l., Inc. | ROM cell and array configuration |
-
1989
- 1989-01-13 JP JP621389A patent/JPH0814993B2/ja not_active Expired - Fee Related
- 1989-12-04 US US07/444,998 patent/US5025417A/en not_active Expired - Lifetime
- 1989-12-12 EP EP89122909A patent/EP0377839B1/en not_active Expired - Lifetime
- 1989-12-12 DE DE68922841T patent/DE68922841T2/de not_active Expired - Fee Related
- 1989-12-21 KR KR1019890019152A patent/KR920009057B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02187994A (ja) | 1990-07-24 |
| EP0377839A3 (en) | 1992-03-18 |
| EP0377839B1 (en) | 1995-05-24 |
| KR900012280A (ko) | 1990-08-03 |
| US5025417A (en) | 1991-06-18 |
| KR920009057B1 (ko) | 1992-10-13 |
| DE68922841D1 (de) | 1995-06-29 |
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| DE68922841T2 (de) | 1995-11-16 |
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| EP0365721B1 (en) | Programmable semiconductor memory |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |