JPS6322392B2 - - Google Patents
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- Publication number
- JPS6322392B2 JPS6322392B2 JP58148571A JP14857183A JPS6322392B2 JP S6322392 B2 JPS6322392 B2 JP S6322392B2 JP 58148571 A JP58148571 A JP 58148571A JP 14857183 A JP14857183 A JP 14857183A JP S6322392 B2 JPS6322392 B2 JP S6322392B2
- Authority
- JP
- Japan
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- transistor
- write
- memory
- drain
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、浮遊ゲートを有するアバランシエ
注入書き込み形不揮発性半導体メモリ装置への書
き込み回路の改良に関するものである。
注入書き込み形不揮発性半導体メモリ装置への書
き込み回路の改良に関するものである。
第１図は従来のこの種の書き込み回路の一例を
示す回路図で、１は書き込み用トランジスタ、２
はアドレスデコード用のゲートトランジスタ、
３，４はメモリトランジスタ、１０は書き込み用
高圧電源端子、１１はメモリトランジスタ３，４
のドレイン、２１は書き込み用トランジスタ１の
ゲートに接続された書き込み信号入力端子、２２
はアドレスデコード用のゲートトランジスタ２の
ゲートに接続されたメモリのドレインデコード信
号入力端子、２３，２４はそれぞれメモリトラン
ジスタ３，４の制御ゲートに接続されたメモリの
ゲートデコード信号入力端子である。トランジス
タはすべてｎチヤネルMOSトランジスタである。
示す回路図で、１は書き込み用トランジスタ、２
はアドレスデコード用のゲートトランジスタ、
３，４はメモリトランジスタ、１０は書き込み用
高圧電源端子、１１はメモリトランジスタ３，４
のドレイン、２１は書き込み用トランジスタ１の
ゲートに接続された書き込み信号入力端子、２２
はアドレスデコード用のゲートトランジスタ２の
ゲートに接続されたメモリのドレインデコード信
号入力端子、２３，２４はそれぞれメモリトラン
ジスタ３，４の制御ゲートに接続されたメモリの
ゲートデコード信号入力端子である。トランジス
タはすべてｎチヤネルMOSトランジスタである。
いま、メモリトランジスタ３に書き込みを行う
場合には、ドレインデコード信号入力端子２２と
ゲートデコード信号入力端子２３とに高電圧が加
わり、メモリトランジスタ３が選択された状態と
なる。このときドレインが共通になつているメモ
リトランジスタ４を非選択状態に保つためにその
ゲートデコード信号入力端子２４は接地電位にな
つている。この状態で書き込み用トランジスタ１
のゲートの書き込み信号入力端子２１に高電圧の
書き込み信号を加えると、メモリトランジスタの
ドレインに高電圧が加わり、選択されたメモリト
ランジスタ３に電流が流れて書き込みを行うこと
ができる。メモリトランジスタ４はドレインは高
電圧であるが、ゲートが接地電位に保たれている
ので書き込みは行われない。
場合には、ドレインデコード信号入力端子２２と
ゲートデコード信号入力端子２３とに高電圧が加
わり、メモリトランジスタ３が選択された状態と
なる。このときドレインが共通になつているメモ
リトランジスタ４を非選択状態に保つためにその
ゲートデコード信号入力端子２４は接地電位にな
つている。この状態で書き込み用トランジスタ１
のゲートの書き込み信号入力端子２１に高電圧の
書き込み信号を加えると、メモリトランジスタの
ドレインに高電圧が加わり、選択されたメモリト
ランジスタ３に電流が流れて書き込みを行うこと
ができる。メモリトランジスタ４はドレインは高
電圧であるが、ゲートが接地電位に保たれている
ので書き込みは行われない。
ここで、ｎチヤネル・アバランシエ注入形不揮
発性メモリへの書き込みについて説明しておく。
書き込みとはメモリトランジスタのしきい値電圧
VTHを変化させて大きくすることを意味する。第
２図は書き込み特性の一例を示す特性図で、書き
込みを行うと、メモリトランジスタのしきい値電
圧は書き込み時間とともに大きくなつて行き、飽
和状態に達する。そして、この飽和状態に達する
までの時間はメモリトランジスタのドレインの電
圧VD1，VD2，VD3に依存し、電圧が大きいほど速
く飽和値に達する。すなわち、ドレイン電圧が大
きいほど書き込み速度が大きくなるような特性を
示す。また、書き込み時のメモリトランジスタの
ドレイン電圧の変化の一例を第３図に示す。書き
込み開始時には、メモリトランジスタのしきい値
電圧が低く、低抵抗を示すのでドレイン電圧は小
さい値であるが、書き込みが進むにつれてメモリ
トランジスタのしきい値電圧が大きくなり、抵抗
値も大きくなり、ドレイン電圧も大きくなり、メ
モリトランジスタのしきい値電圧が飽和状態に達
すると、抵抗値も変化しなくなり、ドレイン電圧
も飽和状態に達し、ドレイン電圧は曲線ａのよう
な変化を示す。
発性メモリへの書き込みについて説明しておく。
書き込みとはメモリトランジスタのしきい値電圧
VTHを変化させて大きくすることを意味する。第
２図は書き込み特性の一例を示す特性図で、書き
込みを行うと、メモリトランジスタのしきい値電
圧は書き込み時間とともに大きくなつて行き、飽
和状態に達する。そして、この飽和状態に達する
までの時間はメモリトランジスタのドレインの電
圧VD1，VD2，VD3に依存し、電圧が大きいほど速
く飽和値に達する。すなわち、ドレイン電圧が大
きいほど書き込み速度が大きくなるような特性を
示す。また、書き込み時のメモリトランジスタの
ドレイン電圧の変化の一例を第３図に示す。書き
込み開始時には、メモリトランジスタのしきい値
電圧が低く、低抵抗を示すのでドレイン電圧は小
さい値であるが、書き込みが進むにつれてメモリ
トランジスタのしきい値電圧が大きくなり、抵抗
値も大きくなり、ドレイン電圧も大きくなり、メ
モリトランジスタのしきい値電圧が飽和状態に達
すると、抵抗値も変化しなくなり、ドレイン電圧
も飽和状態に達し、ドレイン電圧は曲線ａのよう
な変化を示す。
このように従来の書き込み回路では、書き込み
速度を大きくするには、書き込み用トランジスタ
１、アドレスデコード用のゲートトランジスタ２
の抵抗値をメモリトランジスタ３の抵抗値に比し
て小さくすることが必要である。ところが、その
場合にはメモリトランジスタのドレイン１１の電
圧は第３図の曲線ｂのようになり、飽和電圧が大
きくなる。このようにドレイン電圧が大きくなる
と非選択のメモリトランジスタ４のしきい値電圧
が大きい方に変動するという欠点があつた。
速度を大きくするには、書き込み用トランジスタ
１、アドレスデコード用のゲートトランジスタ２
の抵抗値をメモリトランジスタ３の抵抗値に比し
て小さくすることが必要である。ところが、その
場合にはメモリトランジスタのドレイン１１の電
圧は第３図の曲線ｂのようになり、飽和電圧が大
きくなる。このようにドレイン電圧が大きくなる
と非選択のメモリトランジスタ４のしきい値電圧
が大きい方に変動するという欠点があつた。
この発明は以上のような点に鑑みてなされたも
ので、補助書き込み回路を附加し、その導通を、
メモリトランジスタのドレイン電圧に対応する電
圧を入力としその入出力伝達特性における遷移点
がメモリトランジスタのドレインの飽和電圧より
やや低い値に設定されたインバータ回路の出力に
より制御することによつて、非選択メモリトラン
ジスタへの誤書き込みもなく、書き込み速度の大
きいメモリ書き込み回路を提供するものである。
ので、補助書き込み回路を附加し、その導通を、
メモリトランジスタのドレイン電圧に対応する電
圧を入力としその入出力伝達特性における遷移点
がメモリトランジスタのドレインの飽和電圧より
やや低い値に設定されたインバータ回路の出力に
より制御することによつて、非選択メモリトラン
ジスタへの誤書き込みもなく、書き込み速度の大
きいメモリ書き込み回路を提供するものである。
第４図はこの発明の一実施例の構成を示す回路
図で、第１図の従来例と同一符号は同等部分を示
し、その説明を省略する。主書き込み用トランジ
スタ１と並列に補助書き込み用トランジスタ５を
付加し、そのゲートには高圧を出力するインバー
タ３０の出力が接続され、そのインバータ３０の
入力は補助書き込み用トランジスタ５のソース
〔主書き込み用トランジスタ１のソースでもある〕
１２に接続されている。なお、このインバータ３
０は、その入出力伝達特性における遷移点がメモ
リトランジスタのドレイン１１の飽和電圧よりや
や低い値に設定されている。
図で、第１図の従来例と同一符号は同等部分を示
し、その説明を省略する。主書き込み用トランジ
スタ１と並列に補助書き込み用トランジスタ５を
付加し、そのゲートには高圧を出力するインバー
タ３０の出力が接続され、そのインバータ３０の
入力は補助書き込み用トランジスタ５のソース
〔主書き込み用トランジスタ１のソースでもある〕
１２に接続されている。なお、このインバータ３
０は、その入出力伝達特性における遷移点がメモ
リトランジスタのドレイン１１の飽和電圧よりや
や低い値に設定されている。
この実施例において、メモリトランジスタ３を
選択して書き込みを行う場合、デコード信号入力
端子２２，２３には高電圧が加わり、デコード信
号入力端子２４は接地電位に保持される。そし
て、主書き込み用トランジスタ１のゲートの書き
込み信号入力端子２１には高電圧の書き込み信号
が加えられ、メモリトランジスタ３への書き込み
を開始する。書き込み開始時点では、メモリトラ
ンジスタ３のドレイン１１および両書き込み用ト
ランジスタ１，２のソース１２の電位は低いの
で、インバータ３０の出力からは高電圧が出力さ
れ、補助書き込み用トランジスタ５も導通状態に
なり、並列に接続された２つの書き込み用トラン
ジスタ１，５を通して書き込みが行われるので、
メモリトランジスタ３のドレイン１１の電圧は速
やかに高電圧になり、書き込み速度が向上する。
また、インバータ３０の入出力伝達特性における
遷移点は第６図に示すように、メモリトランジス
タのドレイン１１の飽和電圧よりやや低い値に設
定されているので、ある程度書き込みが進行して
メモリトランジスタ３のドレイン１１の電圧が上
記設定値に達する時点ではインバータ３０の出力
はほぼ接地レベルになり補助書き込み用トランジ
スタ５は非導通となり、その後は主書き込み用ト
ランジスタ１のみで書き込みが行われる。このと
きのメモリトランジスタ３のドレイン１１の電圧
は第３図の曲線ｃのようになり、書き込み速度は
大きくなり、しかも飽和状態でのドレイン電圧値
は曲線ａとほぼ同じ値に抑えられ、非選択メモリ
トランジスタ４のしきい値電圧が変動することは
ない。
選択して書き込みを行う場合、デコード信号入力
端子２２，２３には高電圧が加わり、デコード信
号入力端子２４は接地電位に保持される。そし
て、主書き込み用トランジスタ１のゲートの書き
込み信号入力端子２１には高電圧の書き込み信号
が加えられ、メモリトランジスタ３への書き込み
を開始する。書き込み開始時点では、メモリトラ
ンジスタ３のドレイン１１および両書き込み用ト
ランジスタ１，２のソース１２の電位は低いの
で、インバータ３０の出力からは高電圧が出力さ
れ、補助書き込み用トランジスタ５も導通状態に
なり、並列に接続された２つの書き込み用トラン
ジスタ１，５を通して書き込みが行われるので、
メモリトランジスタ３のドレイン１１の電圧は速
やかに高電圧になり、書き込み速度が向上する。
また、インバータ３０の入出力伝達特性における
遷移点は第６図に示すように、メモリトランジス
タのドレイン１１の飽和電圧よりやや低い値に設
定されているので、ある程度書き込みが進行して
メモリトランジスタ３のドレイン１１の電圧が上
記設定値に達する時点ではインバータ３０の出力
はほぼ接地レベルになり補助書き込み用トランジ
スタ５は非導通となり、その後は主書き込み用ト
ランジスタ１のみで書き込みが行われる。このと
きのメモリトランジスタ３のドレイン１１の電圧
は第３図の曲線ｃのようになり、書き込み速度は
大きくなり、しかも飽和状態でのドレイン電圧値
は曲線ａとほぼ同じ値に抑えられ、非選択メモリ
トランジスタ４のしきい値電圧が変動することは
ない。
第５図はインバータ３０の具体例を示す回路図
で、３段のＥ／Ｄ MOSインバータで１３は通
常の電源端子、トランジスタ３１および３２、ト
ランジスタ３３および３４、並びにトランジスタ
３５および３６はそれぞれＥ／Ｄ MOSインバ
ータを構成し、３つのＥ／Ｄ MOSインバータ
が縦続接続されており、最終段は高電圧を出すた
めに書き込み用高圧電源端子１０に、他は通常の
電源端子１３に接続されている。そして、入力
VINはトランジスタ３２のゲートに供給され、出
力VOUTはトランジスタ３６のドレインから取り
出される。出力と接地点との間にはトランジスタ
３７が接続され、そのゲート端子２５には、書き
込み信号入力端子２１への書き込み信号の論理的
反転信号が供給され、書き込み時にはトランジス
タ３７を遮断状態としてこのインバータ３０およ
びこれに接続される補助書き込み用トランジスタ
５を動作させ、書き込み時以外にはトランジスタ
３７を導通状態にして、インバータ３０および補
助書き込み用トランジスタ５を非動作状態に保持
する。このようにして、第５図のインバータは第
４図の実施例のインバータ３０として用いられる
ことは理解できよう。
で、３段のＥ／Ｄ MOSインバータで１３は通
常の電源端子、トランジスタ３１および３２、ト
ランジスタ３３および３４、並びにトランジスタ
３５および３６はそれぞれＥ／Ｄ MOSインバ
ータを構成し、３つのＥ／Ｄ MOSインバータ
が縦続接続されており、最終段は高電圧を出すた
めに書き込み用高圧電源端子１０に、他は通常の
電源端子１３に接続されている。そして、入力
VINはトランジスタ３２のゲートに供給され、出
力VOUTはトランジスタ３６のドレインから取り
出される。出力と接地点との間にはトランジスタ
３７が接続され、そのゲート端子２５には、書き
込み信号入力端子２１への書き込み信号の論理的
反転信号が供給され、書き込み時にはトランジス
タ３７を遮断状態としてこのインバータ３０およ
びこれに接続される補助書き込み用トランジスタ
５を動作させ、書き込み時以外にはトランジスタ
３７を導通状態にして、インバータ３０および補
助書き込み用トランジスタ５を非動作状態に保持
する。このようにして、第５図のインバータは第
４図の実施例のインバータ３０として用いられる
ことは理解できよう。
上記実施例ではｎチヤネルMOSトランジスタ
で構成された書き込み回路を示したが、ｐチヤネ
ルMOSトランジスタまたは相補形MOSトランジ
スタで構成しても同様の効果が得られる。
で構成された書き込み回路を示したが、ｐチヤネ
ルMOSトランジスタまたは相補形MOSトランジ
スタで構成しても同様の効果が得られる。
以上説明したように、この発明になるメモリ書
き込み回路では主書き込み用トランジスタに並列
に補助書き込み用トランジスタを設け、メモリト
ランジスタのドレイン電圧に対応する電圧を入力
としその出力が補助書き込み用トランジスタのゲ
ートに接続されその入出力伝達特性における遷移
点がメモリトランジスタのドレインの飽和電圧よ
りやや低い値に設定されたインバータ回路を設け
て、メモリトランジスタのドレイン電圧がこのイ
ンバータ回路の遷移点に達するまでは両トランジ
スタを介して書き込みを行い、その後は補助書き
込み用トランジスタを遮断状態にして主書き込み
用トランジスタのみを介して書き込みを行うよう
にしたので、書き込み時間は短くなり、しかも、
メモリトランジスタの飽和電圧の増大がないの
で、並列に接続される非選択メモリトランジスタ
のしきい値電圧の変動を防止できる。
き込み回路では主書き込み用トランジスタに並列
に補助書き込み用トランジスタを設け、メモリト
ランジスタのドレイン電圧に対応する電圧を入力
としその出力が補助書き込み用トランジスタのゲ
ートに接続されその入出力伝達特性における遷移
点がメモリトランジスタのドレインの飽和電圧よ
りやや低い値に設定されたインバータ回路を設け
て、メモリトランジスタのドレイン電圧がこのイ
ンバータ回路の遷移点に達するまでは両トランジ
スタを介して書き込みを行い、その後は補助書き
込み用トランジスタを遮断状態にして主書き込み
用トランジスタのみを介して書き込みを行うよう
にしたので、書き込み時間は短くなり、しかも、
メモリトランジスタの飽和電圧の増大がないの
で、並列に接続される非選択メモリトランジスタ
のしきい値電圧の変動を防止できる。
第１図は従来のメモリ書き込み回路の一例を示
す回路図、第２図はここで対象とするアバランシ
エ注入形不揮発性メモリの書き込み特性の一例を
示す特性図、第３図は従来例と後述のこの発明の
実施例とにおける書き込み時のメモリトランジス
タのドレイン電圧の変化の一例を示す図、第４図
はこの発明の一実施例の構成を示す回路図、第５
図はこの実施例に用いるインバータの具体例を示
す回路図、第６図はこの実施例に用いるインバー
タの入出力伝達特性図である。 図において、１は主書き込み用トランジスタ、
３，４はメモリトランジスタ、５は補助書き込み
用トランジスタ、１０は書き込み用高圧電源端
子、１１はメモリトランジスタのドレイン、３０
はインバータである。なお、図中同一符号は同一
または相当部分を示す。
す回路図、第２図はここで対象とするアバランシ
エ注入形不揮発性メモリの書き込み特性の一例を
示す特性図、第３図は従来例と後述のこの発明の
実施例とにおける書き込み時のメモリトランジス
タのドレイン電圧の変化の一例を示す図、第４図
はこの発明の一実施例の構成を示す回路図、第５
図はこの実施例に用いるインバータの具体例を示
す回路図、第６図はこの実施例に用いるインバー
タの入出力伝達特性図である。 図において、１は主書き込み用トランジスタ、
３，４はメモリトランジスタ、５は補助書き込み
用トランジスタ、１０は書き込み用高圧電源端
子、１１はメモリトランジスタのドレイン、３０
はインバータである。なお、図中同一符号は同一
または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 浮遊ゲートを有する不揮発性のメモリトラン
ジスタのドレインに直列に接続され、書き込み時
に導通状態になり該メモリトランジスタのドレイ
ンに所要書き込み電圧を供給する主書き込み用ト
ランジスタを備えたメモリ書き込み回路におい
て、 上記主書き込み用トランジスタに並列に設けら
れた補助書き込み用トランジスタと、上記メモリ
トランジスタのドレイン電圧に対応する電圧を入
力としその出力が該補助書き込み用トランジスタ
のゲートに接続されその入出力伝達特性における
遷移点が上記メモリトランジスタのドレインの飽
和電圧よりやや低い値に設定されたインバータ回
路とを備え、 書き込み時に上記メモリトランジスタのドレイ
ン電圧が上記インバータ回路の遷移点に達するま
では上記主書き込み用トランジスタおよび上記補
助書き込み用トランジスタを導通させて該両書き
込み用トランジスタを介して書き込みを行い、上
記メモリトランジスタのドレイン電圧が上記イン
バータ回路の遷移点に達した後は上記補助書き込
み用トランジスタを遮断状態にして上記主書き込
み用トランジスタのみを介して書き込みを行うよ
うにしたことを特徴とするメモリ書き込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58148571A JPS6040599A (ja) | 1983-08-12 | 1983-08-12 | メモリ書き込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58148571A JPS6040599A (ja) | 1983-08-12 | 1983-08-12 | メモリ書き込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6040599A JPS6040599A (ja) | 1985-03-02 |
| JPS6322392B2 true JPS6322392B2 (ja) | 1988-05-11 |
Family
ID=15455717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58148571A Granted JPS6040599A (ja) | 1983-08-12 | 1983-08-12 | メモリ書き込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040599A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275869A (ja) * | 1988-09-09 | 1990-03-15 | Hoshizaki Electric Co Ltd | 製氷機 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698790A (en) * | 1980-01-09 | 1981-08-08 | Nec Corp | Nonvolatile memory device |
-
1983
- 1983-08-12 JP JP58148571A patent/JPS6040599A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6040599A (ja) | 1985-03-02 |
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