JPH04356804A - デジタル信号合成方法及び装置 - Google Patents
デジタル信号合成方法及び装置Info
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- JPH04356804A JPH04356804A JP3216262A JP21626291A JPH04356804A JP H04356804 A JPH04356804 A JP H04356804A JP 3216262 A JP3216262 A JP 3216262A JP 21626291 A JP21626291 A JP 21626291A JP H04356804 A JPH04356804 A JP H04356804A
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- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
- G06F1/0335—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator the phase increment itself being a composed function of two or more variables, e.g. frequency and phase
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/12—Modulator circuits; Transmitter circuits
- H04L27/122—Modulator circuits; Transmitter circuits using digital generation of carrier signals
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- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【発明の技術分野】本発明は位相記憶を用いたデジタル
信号合成装置に関する。
信号合成装置に関する。
【０００２】
【従来技術とその問題点】信号を合成する技術には、直
接アナログ合成、間接アナログ合成、および直接デジタ
ル合成という明らかに異なる三つの方法が使われている
。
接アナログ合成、間接アナログ合成、および直接デジタ
ル合成という明らかに異なる三つの方法が使われている
。
【０００３】直接アナログ合成法では、所要信号を、基
準周波数信号を逓倍，逓降して得た信号の各種組合せを
結合したり混合したりして作り出している。周波数範囲
の広い信号を合成するには、この直接法は、進倍，進降
および組合せ混合のプロセスに多数の構成要素が必要で
あるため、極めて複雑且つ経費高になる。したがって、
この方法は、高い周波数または広い周波数の範囲では信
号の合成に広くは使用されていない。
準周波数信号を逓倍，逓降して得た信号の各種組合せを
結合したり混合したりして作り出している。周波数範囲
の広い信号を合成するには、この直接法は、進倍，進降
および組合せ混合のプロセスに多数の構成要素が必要で
あるため、極めて複雑且つ経費高になる。したがって、
この方法は、高い周波数または広い周波数の範囲では信
号の合成に広くは使用されていない。
【０００４】間接アナログ合成では、プログラマブル分
周器を備えた位相ロックループが、所要周波数の信号を
合成するのに普通に使用されている。この方法では、現
在のところ市販製品および専用用途に明らかに最も広く
使用されている。この方法の人気は大部分、プログラム
可能分周器が集積回路の形で廉価に得られることによっ
ている。その結果、実質上、特に直接アナログ合成と比
較して、簡単になっている。
周器を備えた位相ロックループが、所要周波数の信号を
合成するのに普通に使用されている。この方法では、現
在のところ市販製品および専用用途に明らかに最も広く
使用されている。この方法の人気は大部分、プログラム
可能分周器が集積回路の形で廉価に得られることによっ
ている。その結果、実質上、特に直接アナログ合成と比
較して、簡単になっている。
【０００５】直接デジタル合成は、アナログ合成に関連
する上述の問題を回避するのに有用である。基本的には
、デジタル合成は、デジタル論理回路により所望の信号
を表わすための点の流れを発生することから成る。次い
でこの数値データの流れをｋビットのデジタル・アナロ
グ変換器（ＤＡＣ）により実際の所要信号に変換する。 ＤＡＣの出力を更に処理して一層有用な信号にすること
ができる。たとえば、この出力は、信号を一層なめらか
に且つきれいにするため低域フィルタを、および変換お
よびろ波のプロセスで蒙った損失を補償するため増幅器
を通過することができる。得られるアナログ出力には、
理想的には、サンプリング成分が全く無い。従来技術で
の信号を合成するこのようなシステムの一例は、米国特
許第３，９２８，８１３号に記されている。図７は、従
来技術で既知の一つの典型的なディジタル数値合成器を
示す。位相累積器１０５の出力はサイン・ルックアップ
ＲＯＭ（リード・オンリ・メモリ）１０６により正弦波
出力１０３とされ、ＤＡＣ１０７でアナログ信号に変換
された後低域フィルタ（ＬＰＦ）１０８により雑音除去
後増幅器１０９を介して出力され出力１０４が得られる
。このシステムの周波数決定関係式は、Ｆ＝（Δφ／Δ
Ｔ）／（２π） である。ここでΔφは、システム出力信号の周波数Ｆを
一義的に決定する入力位相の増分であり、ΔＴは、シス
テムのデジタルクロックの周期、すなわち１／Ｆｃｌｏ
ｃｋ であり、Ｆｃｌｏｃｋ は、システムクロックの
周波数である。このシステムでは、２πは２Ｍ と規定
されているが、ＭはΔφのビット数であり、従ってΔφ
は０から２Ｍ −１までの範囲にある。
する上述の問題を回避するのに有用である。基本的には
、デジタル合成は、デジタル論理回路により所望の信号
を表わすための点の流れを発生することから成る。次い
でこの数値データの流れをｋビットのデジタル・アナロ
グ変換器（ＤＡＣ）により実際の所要信号に変換する。 ＤＡＣの出力を更に処理して一層有用な信号にすること
ができる。たとえば、この出力は、信号を一層なめらか
に且つきれいにするため低域フィルタを、および変換お
よびろ波のプロセスで蒙った損失を補償するため増幅器
を通過することができる。得られるアナログ出力には、
理想的には、サンプリング成分が全く無い。従来技術で
の信号を合成するこのようなシステムの一例は、米国特
許第３，９２８，８１３号に記されている。図７は、従
来技術で既知の一つの典型的なディジタル数値合成器を
示す。位相累積器１０５の出力はサイン・ルックアップ
ＲＯＭ（リード・オンリ・メモリ）１０６により正弦波
出力１０３とされ、ＤＡＣ１０７でアナログ信号に変換
された後低域フィルタ（ＬＰＦ）１０８により雑音除去
後増幅器１０９を介して出力され出力１０４が得られる
。このシステムの周波数決定関係式は、Ｆ＝（Δφ／Δ
Ｔ）／（２π） である。ここでΔφは、システム出力信号の周波数Ｆを
一義的に決定する入力位相の増分であり、ΔＴは、シス
テムのデジタルクロックの周期、すなわち１／Ｆｃｌｏ
ｃｋ であり、Ｆｃｌｏｃｋ は、システムクロックの
周波数である。このシステムでは、２πは２Ｍ と規定
されているが、ＭはΔφのビット数であり、従ってΔφ
は０から２Ｍ −１までの範囲にある。
【０００６】図７の基本システムは、位相累積器１０５
の出力１０１に、位相変調項ＰＭ（Ｔ）を追加すること
により位相変調を行うように容易に修正される。また、
周波数変調は、搬送波位相増分に周波数変調位相増分を
追加して瞬時位相増分Δφ１０２を形成することにより
実現することができる。真に万能な信号合成器では、振
幅変調をシステムに追加することもできる。この構成の
場合には、正弦表（サイン・ルックアップ・テーブル）
出力１０３に高速乗算器を付加すればよい。システム出
力信号を変調する同様な他の構成については米国特許第
４，３３１，９４１号に述べられている。
の出力１０１に、位相変調項ＰＭ（Ｔ）を追加すること
により位相変調を行うように容易に修正される。また、
周波数変調は、搬送波位相増分に周波数変調位相増分を
追加して瞬時位相増分Δφ１０２を形成することにより
実現することができる。真に万能な信号合成器では、振
幅変調をシステムに追加することもできる。この構成の
場合には、正弦表（サイン・ルックアップ・テーブル）
出力１０３に高速乗算器を付加すればよい。システム出
力信号を変調する同様な他の構成については米国特許第
４，３３１，９４１号に述べられている。
【０００７】図７のシステムは、高速切換周波数源とし
ても使用することができる。この回路のこのような使用
法は極めて普通のことである。何故なら回路出力１０４
は、搬送波位相増分１０２をΔφ１ からΔφ２ に変
えることによりＦ１ からＦ２ に変ることができるか
らである。しかしながら、実施するのに必要な各切換周
波数に関連する乗算および混合のプロセスが複雑である
ため、同程度に高速のアナログ式切換合成器を作ること
は非常に困難である。
ても使用することができる。この回路のこのような使用
法は極めて普通のことである。何故なら回路出力１０４
は、搬送波位相増分１０２をΔφ１ からΔφ２ に変
えることによりＦ１ からＦ２ に変ることができるか
らである。しかしながら、実施するのに必要な各切換周
波数に関連する乗算および混合のプロセスが複雑である
ため、同程度に高速のアナログ式切換合成器を作ること
は非常に困難である。
【０００８】図７の合成器の１つの特質は、隣接出力周
波数間で位相が連続していることである。換言すれば、
第１の周波数Ｆ１ から第２の周波数Ｆ２ への遷移は
、搬送波の振幅が急激に変化しないで行われる。この急
激な変化が無いということは、システム出力信号が周波
数Ｆ１ から周波数Ｆ２ に切換わる瞬間に位相の不連
続が発生しないということを意味する。合成器出力信号
のこの位相連続性を認めるには、図８の位相傾斜２０１
、２０２、２０３で表わされた合成器を考えるのがよい
。位相傾斜２０１、２０２、２０３は、図７の位相累積
器１０５の、三つの異なる搬送波位相増分Δφ１０２、
Δφ１ 、Δφ２ 、およびΔφ３ に対する例示的出
力を形成している。これら搬送波位相増分は、それぞれ
、三つの出力周波数Ｆ１ 、Ｆ２ 、およびＦ３ に対
応している。図８で、各周波数切換点２０４での位相も
また不連続無しで変化している。図示した時間増分ＴＮ
では、総計で６６．５２ラジアンの位相が累積してい
る。この量は、正弦波の約１０．５サイクルに相当する
。
波数間で位相が連続していることである。換言すれば、
第１の周波数Ｆ１ から第２の周波数Ｆ２ への遷移は
、搬送波の振幅が急激に変化しないで行われる。この急
激な変化が無いということは、システム出力信号が周波
数Ｆ１ から周波数Ｆ２ に切換わる瞬間に位相の不連
続が発生しないということを意味する。合成器出力信号
のこの位相連続性を認めるには、図８の位相傾斜２０１
、２０２、２０３で表わされた合成器を考えるのがよい
。位相傾斜２０１、２０２、２０３は、図７の位相累積
器１０５の、三つの異なる搬送波位相増分Δφ１０２、
Δφ１ 、Δφ２ 、およびΔφ３ に対する例示的出
力を形成している。これら搬送波位相増分は、それぞれ
、三つの出力周波数Ｆ１ 、Ｆ２ 、およびＦ３ に対
応している。図８で、各周波数切換点２０４での位相も
また不連続無しで変化している。図示した時間増分ＴＮ
では、総計で６６．５２ラジアンの位相が累積してい
る。この量は、正弦波の約１０．５サイクルに相当する
。
【０００９】図３は、図７のサイン・ルックアップＲＯ
Ｍ１０６およびＤＡＣ（デジタル・アナログ変換器）ブ
ロック１０７を通過して図８の位相累積で表わされる信
号から得られる正弦波を示す。Ｆ１ からＦ２ への遷
移点３０１およびＦ２ からＦ３ への遷移点３０２は
、累積位相で非急激変化が維持され、なめらかで且つ位
相が連続している。
Ｍ１０６およびＤＡＣ（デジタル・アナログ変換器）ブ
ロック１０７を通過して図８の位相累積で表わされる信
号から得られる正弦波を示す。Ｆ１ からＦ２ への遷
移点３０１およびＦ２ からＦ３ への遷移点３０２は
、累積位相で非急激変化が維持され、なめらかで且つ位
相が連続している。
【００１０】
【発明の目的】本発明の目的は、位相連続を保存するの
ではなく、どんな数の周波数Ｆ１ 、Ｆ２ 、Ｆ３ …
…、ＦＮ の間でも、位相記憶装置を用いて、周波数切
換、または周波数跳躍（ホッピング）を可能とすること
である。 換言すれば、各周波数跳躍で、出力信号は、すべての周
波数が０位相で始まる０共通時間Ｔ０ で新しい周波数
が始まった場合に信号が有すると同じ位相で新しい周波
数を仮定する。
ではなく、どんな数の周波数Ｆ１ 、Ｆ２ 、Ｆ３ …
…、ＦＮ の間でも、位相記憶装置を用いて、周波数切
換、または周波数跳躍（ホッピング）を可能とすること
である。 換言すれば、各周波数跳躍で、出力信号は、すべての周
波数が０位相で始まる０共通時間Ｔ０ で新しい周波数
が始まった場合に信号が有すると同じ位相で新しい周波
数を仮定する。
【００１１】
【発明の概要】本発明による信号の出力は、すべてが時
刻Ｔ０ で始まる、それぞれ周波数Ｆ１ 、Ｆ２ 、…
…、ＦＮ を有する一連の別個の発振器の出力間の切換
えで生ずる信号と同等である。図４は、位相記憶装置の
ある等価アナログシステムの一例を示す。３個の発振源
４０１、４０２、４０３は連続的に動作するが、時刻Ｔ
０ で同時に始動するよう互にロックされている。スイ
ッチ４０４は、どの発振源が出力信号４０５を発生すべ
きかを選択するのに使用される。３個の発振源４０１、
４０２、４０３はすべて決して停止しないから、スイッ
チ４０４が異なる発振源を選択すれば、位相は、選択さ
れた発振源の現在の位相を得るように見掛け上跳躍する
。このシステムは常にその出力４０５として切換の瞬間
にその正しい（即わち時刻Ｔ０ からの経過時間にみあ
った）位相を出力する発振源を備えている。システムが
各切換周波数に対して、あたかも各々が共通の始動時刻
に始動し且つ定められた位相の適切な点で新しい周波数
に切換わることができるかのように経過にみあった位相
を維持し、記憶するというこの能力を「位相記憶」と言
う。図５Ａは、Ｆ１ 、Ｆ２ 、およびＦ３ の間で切
換わるときの、図７のシステムの出力信号を示す。切換
え５０４の瞬間に生ずる「グリッチ」５０２は、位相記
憶を有する周波数跳躍源の特性である。
刻Ｔ０ で始まる、それぞれ周波数Ｆ１ 、Ｆ２ 、…
…、ＦＮ を有する一連の別個の発振器の出力間の切換
えで生ずる信号と同等である。図４は、位相記憶装置の
ある等価アナログシステムの一例を示す。３個の発振源
４０１、４０２、４０３は連続的に動作するが、時刻Ｔ
０ で同時に始動するよう互にロックされている。スイ
ッチ４０４は、どの発振源が出力信号４０５を発生すべ
きかを選択するのに使用される。３個の発振源４０１、
４０２、４０３はすべて決して停止しないから、スイッ
チ４０４が異なる発振源を選択すれば、位相は、選択さ
れた発振源の現在の位相を得るように見掛け上跳躍する
。このシステムは常にその出力４０５として切換の瞬間
にその正しい（即わち時刻Ｔ０ からの経過時間にみあ
った）位相を出力する発振源を備えている。システムが
各切換周波数に対して、あたかも各々が共通の始動時刻
に始動し且つ定められた位相の適切な点で新しい周波数
に切換わることができるかのように経過にみあった位相
を維持し、記憶するというこの能力を「位相記憶」と言
う。図５Ａは、Ｆ１ 、Ｆ２ 、およびＦ３ の間で切
換わるときの、図７のシステムの出力信号を示す。切換
え５０４の瞬間に生ずる「グリッチ」５０２は、位相記
憶を有する周波数跳躍源の特性である。
【００１２】図５Ｂは、図５Ａの信号の位相項を示す。
これは図８の位相項と類似している。位相は、三つの異
なる位相ランプ５２０、５２２、５２４から構成されて
いる。第１のランプはＴ＝０で始まり、Ｆ１ に対応す
る。他の二つのランプ５２２、５２４はＦ２ およびＦ
３ に対応する。事実、これら三つのランプはすべて、
Ｔ＝０で上昇し始めるが、一つの発振源だけが或る所定
時刻に実際の出力についてサンプルされる。図５Ｃは、
三つの発振源すべての位相を同時に示している。図５Ｂ
は、それぞれＦ１ からＦ２ へおよびＦ２ からＦ３
へ周波数跳躍が発生するとき存在する位相オフセット
Ｐｃｏｒ１，２５２６およびＰｃｏｒ２，３５２８をも
示している。これらは、その周波数遷移５０４の期間中
の、急激変化５０２、すなわち「グリッチ」、の原因で
ある。
なる位相ランプ５２０、５２２、５２４から構成されて
いる。第１のランプはＴ＝０で始まり、Ｆ１ に対応す
る。他の二つのランプ５２２、５２４はＦ２ およびＦ
３ に対応する。事実、これら三つのランプはすべて、
Ｔ＝０で上昇し始めるが、一つの発振源だけが或る所定
時刻に実際の出力についてサンプルされる。図５Ｃは、
三つの発振源すべての位相を同時に示している。図５Ｂ
は、それぞれＦ１ からＦ２ へおよびＦ２ からＦ３
へ周波数跳躍が発生するとき存在する位相オフセット
Ｐｃｏｒ１，２５２６およびＰｃｏｒ２，３５２８をも
示している。これらは、その周波数遷移５０４の期間中
の、急激変化５０２、すなわち「グリッチ」、の原因で
ある。
【００１３】図７の従来技術のシステムは、入力位相増
分Δφ１０２の値を変えるだけで新しい周波数に変える
ことができる単一発振器として模型化することができる
。新しい周波数の開始位相は、その前にある周波数の位
相の丁度終りである。本発明では、図７のシステムを、
多数の発振器がすべて同時に動作し、一つだけが或る所
定時刻に出力の源となるように見え、仮想的に図４の装
置の動作と等価になるように拡張するものである。 位相記憶および位相連続性は共に、周波数跳躍システム
の特徴であるから、二つの内の一方は通常必要であり、
周波数跳躍の適用業務に基いて決定される。
分Δφ１０２の値を変えるだけで新しい周波数に変える
ことができる単一発振器として模型化することができる
。新しい周波数の開始位相は、その前にある周波数の位
相の丁度終りである。本発明では、図７のシステムを、
多数の発振器がすべて同時に動作し、一つだけが或る所
定時刻に出力の源となるように見え、仮想的に図４の装
置の動作と等価になるように拡張するものである。 位相記憶および位相連続性は共に、周波数跳躍システム
の特徴であるから、二つの内の一方は通常必要であり、
周波数跳躍の適用業務に基いて決定される。
【００１４】従来技術の直接デジタル合成器に位相記憶
が欠けているのを克服するのに、本発明は、入力位相増
分の変化に応じて周波数跳躍を検出し、位相補正信号を
計算する。本発明の好適実施例では、差分演算器を使用
して位相増分入力の変化、すなわち差分を決定している
。次にこの差分値を、たとえば、乗算器により、タイミ
ング基準信号を蓄積するカウンタからの出力と混合して
位相補正信号を作る。位相補正信号を今度は、所定の周
波数Ｆｓ の所要出力信号を表わす合成デジタル信号と
組合わせる。得られるこの所定周波数の出力信号は、合
成器の動作期間中、基準システムクロックパルスに対し
て、一定位相を維持している。その結果、出力信号が受
ける介在周波数跳躍の数に関係なく、またこの介在期間
中に切換わる周波数に関係なく、出力信号が周波数Ｆｓ
に切換わるときはいつでも、周波数Ｆｓ の出力信号
は、前にその周波であったときと同じ一定位相を備える
。出力信号が新しく選択された周波数に切換わると、本
発明の好適実施例は、出力信号が後にその周波数に切換
わった場合に同じ一定位相を持つ出力信号を発生する。
が欠けているのを克服するのに、本発明は、入力位相増
分の変化に応じて周波数跳躍を検出し、位相補正信号を
計算する。本発明の好適実施例では、差分演算器を使用
して位相増分入力の変化、すなわち差分を決定している
。次にこの差分値を、たとえば、乗算器により、タイミ
ング基準信号を蓄積するカウンタからの出力と混合して
位相補正信号を作る。位相補正信号を今度は、所定の周
波数Ｆｓ の所要出力信号を表わす合成デジタル信号と
組合わせる。得られるこの所定周波数の出力信号は、合
成器の動作期間中、基準システムクロックパルスに対し
て、一定位相を維持している。その結果、出力信号が受
ける介在周波数跳躍の数に関係なく、またこの介在期間
中に切換わる周波数に関係なく、出力信号が周波数Ｆｓ
に切換わるときはいつでも、周波数Ｆｓ の出力信号
は、前にその周波であったときと同じ一定位相を備える
。出力信号が新しく選択された周波数に切換わると、本
発明の好適実施例は、出力信号が後にその周波数に切換
わった場合に同じ一定位相を持つ出力信号を発生する。
【００１５】
３、
本発明は、位相記憶を取入れることにより、従来技術の
合成器の能力を増強し、拡張する。特に、本発明の好適
実施例は、下記特性を備えている。 １、時刻Ｔ＝０で、すべての「発振器」、すなわち、切
換わるシステムに対して種々な周波数を供給する、仮想
「発振器」が同時に「始動する」。定義により、それら
はすべて、最初の位相０ラジアンで始まる。 ２、Ｍビットの位相累積器では、図７の従来技術の合成
器で発生することができる２Ｍ ／２個の周波数が存在
する。本発明の好適実施例は、２Ｍ ／２種の各周波数
について位相記憶を保持している。しかし、設計を簡単
にすることにより、位相記憶を設ける周波数を更に少く
して、必要ならば、製造費用をこれに伴って節約するこ
とが可能である。 ３、本発明では、位相補正値Ｐｃｏｒ を計算する回路
を備えており、この補正値は、常に搬送波位相に加えら
れて第１の周波数Ｆ１ の信号と適格な位相オフセット
で第２の周波数Ｆ２ に跳躍または切換えることを可能
とし、信号がＴ＝０でのその開始から第２の周波数を決
して離れなかったかのように見せ、したがって位相記憶
を生ずるようにすることができる。 ４、好適実施例による合成器が（Ｔ＝０で）一旦始動す
れば、常に、リセットまたは再同期化を行って位相記憶
のため２Ｍ ／２個の各周波数の位相を整合させる必要
はない。換言すれば、本発明の好適実施例によるシステ
ムは、無限個の周波数跳躍に対して性能劣化の無い位相
記憶を有することを特徴とする。これらの特性は、本発
明の数学的基礎を説明するにつれて一層明白になるであ
ろう。
合成器の能力を増強し、拡張する。特に、本発明の好適
実施例は、下記特性を備えている。 １、時刻Ｔ＝０で、すべての「発振器」、すなわち、切
換わるシステムに対して種々な周波数を供給する、仮想
「発振器」が同時に「始動する」。定義により、それら
はすべて、最初の位相０ラジアンで始まる。 ２、Ｍビットの位相累積器では、図７の従来技術の合成
器で発生することができる２Ｍ ／２個の周波数が存在
する。本発明の好適実施例は、２Ｍ ／２種の各周波数
について位相記憶を保持している。しかし、設計を簡単
にすることにより、位相記憶を設ける周波数を更に少く
して、必要ならば、製造費用をこれに伴って節約するこ
とが可能である。 ３、本発明では、位相補正値Ｐｃｏｒ を計算する回路
を備えており、この補正値は、常に搬送波位相に加えら
れて第１の周波数Ｆ１ の信号と適格な位相オフセット
で第２の周波数Ｆ２ に跳躍または切換えることを可能
とし、信号がＴ＝０でのその開始から第２の周波数を決
して離れなかったかのように見せ、したがって位相記憶
を生ずるようにすることができる。 ４、好適実施例による合成器が（Ｔ＝０で）一旦始動す
れば、常に、リセットまたは再同期化を行って位相記憶
のため２Ｍ ／２個の各周波数の位相を整合させる必要
はない。換言すれば、本発明の好適実施例によるシステ
ムは、無限個の周波数跳躍に対して性能劣化の無い位相
記憶を有することを特徴とする。これらの特性は、本発
明の数学的基礎を説明するにつれて一層明白になるであ
ろう。
【００１６】Ｎを、経過した期間がΔＴであるクロック
パルスの数即わち時間指標であるとすれば、周波数Ｆｉ
の搬送波の時刻Ｎ・ΔＴでの位相は、 Ｆｉ の位相＝２π・Ｆｉ ・Ｎ・ΔＴ（法２π）＝ω
ｉ ・Ｎ・ΔＴ（法２π） （ωｉ ＝２πＦｉ ） である。また時刻Ｎ・ΔＴでのＦｊ の位相は、Ｆｊ
の位相＝ωｊ ・Ｎ・ΔＴ（法２π）である。Ｍビット
のデジタル合成器を切換えることができる可能な２Ｍ
／２個の周波数のいずれをもこのような方法で表わすこ
とができる。
パルスの数即わち時間指標であるとすれば、周波数Ｆｉ
の搬送波の時刻Ｎ・ΔＴでの位相は、 Ｆｉ の位相＝２π・Ｆｉ ・Ｎ・ΔＴ（法２π）＝ω
ｉ ・Ｎ・ΔＴ（法２π） （ωｉ ＝２πＦｉ ） である。また時刻Ｎ・ΔＴでのＦｊ の位相は、Ｆｊ
の位相＝ωｊ ・Ｎ・ΔＴ（法２π）である。Ｍビット
のデジタル合成器を切換えることができる可能な２Ｍ
／２個の周波数のいずれをもこのような方法で表わすこ
とができる。
【００１７】Ｆｊ を合成器の現在の出力信号の周波数
とし、Ｆｉを出力信号がそれに切換えられる新しい周波
数とすれば、時刻Ｎ・ΔＴで位相記憶に必要な位相補正
Ｐｃｏｒ は、 Ｐｃｏｒ ＝〔ωｉ ・Ｎ・ΔＴ−ωｊ ・Ｎ・Δ
Ｔ〕（法２π） ＝（ωｉ −ωｊ ）
Ｎ・ΔＴ（法２π）。 この最後の方程式は、二つの位相傾斜（ランプ）の間の
差と解釈される。本発明による位相記憶を行うため合成
器の搬送波位相に常時加えなければならないのはこのＰ
ｃｏｒ で表わした差分項である。
とし、Ｆｉを出力信号がそれに切換えられる新しい周波
数とすれば、時刻Ｎ・ΔＴで位相記憶に必要な位相補正
Ｐｃｏｒ は、 Ｐｃｏｒ ＝〔ωｉ ・Ｎ・ΔＴ−ωｊ ・Ｎ・Δ
Ｔ〕（法２π） ＝（ωｉ −ωｊ ）
Ｎ・ΔＴ（法２π）。 この最後の方程式は、二つの位相傾斜（ランプ）の間の
差と解釈される。本発明による位相記憶を行うため合成
器の搬送波位相に常時加えなければならないのはこのＰ
ｃｏｒ で表わした差分項である。
【００１８】位相補正Ｐｃｏｒ の式、したがってその
実施は簡単にすることができる。図７から、Ｆｉ ＝（
Δφｉ ／ΔＴ）／（２π）であることがわかる。それ
で、 ２πＦｉ ＝ωｉ ＝Δφｉ ／ΔＴ、Ｐｃｏｒ ＝（
Δφｉ ・Ｎ−Δφｊ ・Ｎ）（法２π）＝（Δφｉ
−Δφｊ ）・Ｎ（法２π）換言すれば、位相補正は、
Ｎ番目のクロックパルスで法２πとしたときの累積位相
増分の差である。また、図７のシステムで示したように
、２πは２Ｍ である。それ故、Ｐｃｏｒ に対する上
掲の方程式を次のように表わすことができる。 Ｐｃｏｒ ＝（Δφｉ −Δφｊ ）Ｎ（法２Ｍ ）拡
張して、現存周波数Ｆｊ から新しい周波数Ｆｋ に切
換わるときに必要な位相補正Ｐｃｏｒ は、Ｐｃｏｒ
＝（Δφｋ −Δφｊ ）Ｎ（法２Ｍ ）となる。した
がって、現在の位相増分Δφｊ および次の位相増分Δ
φｋ が既知である限り、位相補正Ｐｃｏｒ を容易に
計算することができる。位相補正は、現在の位相増分が
次の位相増分に変る瞬間に計算される。また、位相補正
は、何らかの手段により、現在のところ記憶しておいて
後に搬送波位相を恒久的に偏位（オフセット）させるの
に使用することができる。
実施は簡単にすることができる。図７から、Ｆｉ ＝（
Δφｉ ／ΔＴ）／（２π）であることがわかる。それ
で、 ２πＦｉ ＝ωｉ ＝Δφｉ ／ΔＴ、Ｐｃｏｒ ＝（
Δφｉ ・Ｎ−Δφｊ ・Ｎ）（法２π）＝（Δφｉ
−Δφｊ ）・Ｎ（法２π）換言すれば、位相補正は、
Ｎ番目のクロックパルスで法２πとしたときの累積位相
増分の差である。また、図７のシステムで示したように
、２πは２Ｍ である。それ故、Ｐｃｏｒ に対する上
掲の方程式を次のように表わすことができる。 Ｐｃｏｒ ＝（Δφｉ −Δφｊ ）Ｎ（法２Ｍ ）拡
張して、現存周波数Ｆｊ から新しい周波数Ｆｋ に切
換わるときに必要な位相補正Ｐｃｏｒ は、Ｐｃｏｒ
＝（Δφｋ −Δφｊ ）Ｎ（法２Ｍ ）となる。した
がって、現在の位相増分Δφｊ および次の位相増分Δ
φｋ が既知である限り、位相補正Ｐｃｏｒ を容易に
計算することができる。位相補正は、現在の位相増分が
次の位相増分に変る瞬間に計算される。また、位相補正
は、何らかの手段により、現在のところ記憶しておいて
後に搬送波位相を恒久的に偏位（オフセット）させるの
に使用することができる。
【００１９】図６のＡから図６のＤまでは三つの周波数
跳躍を備えた信号のタイミング系列を示している。図６
のＡは、周波数Ｆｃｌｏｃｋ を有するシステムクロッ
クのクロックパルスを示す。図６のＢは、三つ異なる入
力位相増分Δφ１ 、Δφ２ 、およびΔφ３ を示す
。図６のＣは、周波数跳躍の瞬間での対応する位相補正
量を示す。 図６のＤは、システムの出力信号に位相記憶を与えるよ
うに累積中の位相補正量を示す。Δφの値は、図５Ａの
合成器に必要な値に対応している。したがって、 Δ
φ１ ＝３．４（２π）／２００ （Ｆｃｌｏｃ
ｋ の１．７％） Δφ２ ＝１．２（２π）／２０
０ （Ｆｃｌｏｃｋ の０．６％） Δφ３
＝５．７５（２π）／２００ （Ｆｃｌｏｃｋ の２
．９％）
跳躍を備えた信号のタイミング系列を示している。図６
のＡは、周波数Ｆｃｌｏｃｋ を有するシステムクロッ
クのクロックパルスを示す。図６のＢは、三つ異なる入
力位相増分Δφ１ 、Δφ２ 、およびΔφ３ を示す
。図６のＣは、周波数跳躍の瞬間での対応する位相補正
量を示す。 図６のＤは、システムの出力信号に位相記憶を与えるよ
うに累積中の位相補正量を示す。Δφの値は、図５Ａの
合成器に必要な値に対応している。したがって、 Δ
φ１ ＝３．４（２π）／２００ （Ｆｃｌｏｃ
ｋ の１．７％） Δφ２ ＝１．２（２π）／２０
０ （Ｆｃｌｏｃｋ の０．６％） Δφ３
＝５．７５（２π）／２００ （Ｆｃｌｏｃｋ の２
．９％）
【００２０】位相補正は、周波数跳躍の瞬間に
容易に計算される。三つの位相増分の各々の持続時間が
、たとえば、２００クロックパルスであれば、Δφ１か
らΔφ２ への遷移時にＮ＝２００であり、Δφ２ か
らΔφ３ への遷移時にＮ＝４００である。したがって
、第１の遷移に対する位相補正は、 Ｐｃｏｒ（１，２）＝（１／２００）（２π）（１．２
−３．４）２００（法２π） ＝（２π）（−２．２）（法２π） ＝−（０．２）（２π） ＝−１．２５ラジアンまたは−７２° この量は、図５Ａで信号が取るＦ１ からＦ２ への位
相跳躍である。同様に、Ｆ２ からＦ３ への遷移に対
する位相補正は、 Ｐｃｏｒ（２，３）＝０．６２８ラジアン
容易に計算される。三つの位相増分の各々の持続時間が
、たとえば、２００クロックパルスであれば、Δφ１か
らΔφ２ への遷移時にＮ＝２００であり、Δφ２ か
らΔφ３ への遷移時にＮ＝４００である。したがって
、第１の遷移に対する位相補正は、 Ｐｃｏｒ（１，２）＝（１／２００）（２π）（１．２
−３．４）２００（法２π） ＝（２π）（−２．２）（法２π） ＝−（０．２）（２π） ＝−１．２５ラジアンまたは−７２° この量は、図５Ａで信号が取るＦ１ からＦ２ への位
相跳躍である。同様に、Ｆ２ からＦ３ への遷移に対
する位相補正は、 Ｐｃｏｒ（２，３）＝０．６２８ラジアン
【００２１】
各位相補正値は、恒常的に搬送波位相に加えられなけれ
ばならないから、これらの値をＰｃｏｒ 位相累積器に
格納しなければならない。このＰｃｏｒ 位相累積器は
、前に計算した各位相補正値の複合和を備えている。図
６のＤは、図５Ａの出力信号の周波数跳躍に対するすべ
ての前の位相補正値の累積和を示す。この和は、搬送波
位相を偏位させるのに使用しなければならない。 実際には、新しい各位相補正値は、他の各位相補正値の
過去の和に加えなければならない。
各位相補正値は、恒常的に搬送波位相に加えられなけれ
ばならないから、これらの値をＰｃｏｒ 位相累積器に
格納しなければならない。このＰｃｏｒ 位相累積器は
、前に計算した各位相補正値の複合和を備えている。図
６のＤは、図５Ａの出力信号の周波数跳躍に対するすべ
ての前の位相補正値の累積和を示す。この和は、搬送波
位相を偏位させるのに使用しなければならない。 実際には、新しい各位相補正値は、他の各位相補正値の
過去の和に加えなければならない。
【００２２】本発明の一実施例による位相補正値は、１
クロックパルスだけ継続し、かつ周波数跳躍の直後に発
生する。この事実を図６のＣのタイミング図により示す
。位相補正計算器７０１の設置を図１の例示システムに
示してある。このシステムでは、位相補正値７０３を保
持し、その累積和７０６を維持する位相補正位相累積器
７０２をも示してある。位相オフセット加算器７０８は
、位相補正値の累積和７０６を搬送波位相累積器７１２
で作られた累積搬送波位相７１０に加算する。本発明の
別の好適実施例を図２に示す。この実施例は、図１のシ
ステムと同一の結果を生ずるが、位相補正値のための位
相累積器７０２を必要としない。代りに、搬送波位相増
分Δφ８１０が変化するごとに、合成位相補正値Ｐｃｏ
ｒ ８１２が、位相補正加算器８０２により１クロック
周期だけ位相増分Δφ８１０に加算される。Ｐｃｏｒ
８１２のこの非ゼロ値は、１クロックサイクルしか継続
せず、搬送波位相累積器８０４の入力加算器８０６によ
り搬送波位相累積器８０４に加えられる。実際には、位
相補正オフセットは、搬送波位相に恒常的に加えられる
。 Ｐｃｏｒ 信号８１２がＰｃｏｒ 計算器８０１から伝
播されるにつれてＰｃｏｒ 信号８１２を入力位相増分
Δφ８１０から可能なだけ遅らせるために、遅延ブロッ
ク８１５が、位相増分Δφ８１０を、Ｐｃｏｒ 加算器
８０２に入る前に、遅延させるように働く。この遅延に
より、新しい入力位相増分Δφ８１０が存在するとき、
新しい位相増分Δφ８１０に応じてＰｃｏｒ 計算器８
０１で作られたＰｃｏｒ 出力信号８１２がＰｃｏｒ
加算器８０２の入力ポートで新しい入力位相増分Δφ８
１０と確実に一致する。
クロックパルスだけ継続し、かつ周波数跳躍の直後に発
生する。この事実を図６のＣのタイミング図により示す
。位相補正計算器７０１の設置を図１の例示システムに
示してある。このシステムでは、位相補正値７０３を保
持し、その累積和７０６を維持する位相補正位相累積器
７０２をも示してある。位相オフセット加算器７０８は
、位相補正値の累積和７０６を搬送波位相累積器７１２
で作られた累積搬送波位相７１０に加算する。本発明の
別の好適実施例を図２に示す。この実施例は、図１のシ
ステムと同一の結果を生ずるが、位相補正値のための位
相累積器７０２を必要としない。代りに、搬送波位相増
分Δφ８１０が変化するごとに、合成位相補正値Ｐｃｏ
ｒ ８１２が、位相補正加算器８０２により１クロック
周期だけ位相増分Δφ８１０に加算される。Ｐｃｏｒ
８１２のこの非ゼロ値は、１クロックサイクルしか継続
せず、搬送波位相累積器８０４の入力加算器８０６によ
り搬送波位相累積器８０４に加えられる。実際には、位
相補正オフセットは、搬送波位相に恒常的に加えられる
。 Ｐｃｏｒ 信号８１２がＰｃｏｒ 計算器８０１から伝
播されるにつれてＰｃｏｒ 信号８１２を入力位相増分
Δφ８１０から可能なだけ遅らせるために、遅延ブロッ
ク８１５が、位相増分Δφ８１０を、Ｐｃｏｒ 加算器
８０２に入る前に、遅延させるように働く。この遅延に
より、新しい入力位相増分Δφ８１０が存在するとき、
新しい位相増分Δφ８１０に応じてＰｃｏｒ 計算器８
０１で作られたＰｃｏｒ 出力信号８１２がＰｃｏｒ
加算器８０２の入力ポートで新しい入力位相増分Δφ８
１０と確実に一致する。
【００２３】上に示したように、位相補正オフセットの
式は次のとおりである。 Ｐｃｏｒ ＝（Δφｎｅｘｔ−Δφｌａｓｔ）・Ｎ（２
Ｍ 法）この式は、図９Ａに示す回路により実現される
。図９Ａは、差分演算器９１０、経過したクロックサイ
クルの数Ｎをタイミング基準として蓄積するＮカウンタ
９２０、および乗算器９３０という三つの主要ブロック
を備えている。差分演算器９１０は、周波数跳躍中の位
相増分の差（Δφｎｅｘｔ−Δφｌａｓｔ）９１２をＭ
ビットまで計算する。この値は、位相増分９０１の変化
に続く１クロック周期中以外は０である。この値は、０
から２Ｍ −１の範囲にわたることかできる。Ｎカウン
タ９２０は、タイミングの基準である。このカウンタは
、外部の手段（図示せず）によりＴ＝０で０にリセット
される。その出力９２２は、その法２Ｍ の演算のため
、０から２Ｍ −１まで上昇し、反復する。本発明の好
適実施例ではＮの大きさに関して制約が無い。しかし、
Ｎカウンタ９２０は法２Ｍ の法計算装置として設計さ
れ、法位相計算器の構成を活用している。というのは、
位相補正Ｐｃｏｒ は次のように表わすこともできるか
らである。 Ｐｃｏｒ ＝Ａ・Ｂ（法２Ｍ ） ＝〔Ａ（法２Ｍ ）〕・〔Ｂ（法２Ｍ ）〕（法２Ｍ
）この関係は、数論の分解定理から得られる。この関係
を用いて更に処理すると、位相補正Ｐｃｏｒ を次のよ
うに表わすこともできる。 Ｐｃｏｒ ＝〔（Δφｎｅｘｔ−Δφｌａｓｔ）（
法２Ｍ 〕・〔Ｎ（法２Ｍ ）〕（法２Ｍ ）位相補正
のこの形により図９Ａの乗算器９３０は（法２Ｍ ）の
出力をも備えることができる。したがって、図９Ａの三
つのブロック９１０、９２０、９３０はすべて法（２Ｍ
）モードで動作する。実用的な言葉で述べれば、図９
Ａのすべてのブロック９１０、９２０、９３０の出力は
、最低位のＭビットのみを使用している。搬送波位相を
取扱うとき、０から２πまでの、すなわち、０から２Ｍ
までの範囲の値のみが重要であるため、法計算が提起
されるのである。
式は次のとおりである。 Ｐｃｏｒ ＝（Δφｎｅｘｔ−Δφｌａｓｔ）・Ｎ（２
Ｍ 法）この式は、図９Ａに示す回路により実現される
。図９Ａは、差分演算器９１０、経過したクロックサイ
クルの数Ｎをタイミング基準として蓄積するＮカウンタ
９２０、および乗算器９３０という三つの主要ブロック
を備えている。差分演算器９１０は、周波数跳躍中の位
相増分の差（Δφｎｅｘｔ−Δφｌａｓｔ）９１２をＭ
ビットまで計算する。この値は、位相増分９０１の変化
に続く１クロック周期中以外は０である。この値は、０
から２Ｍ −１の範囲にわたることかできる。Ｎカウン
タ９２０は、タイミングの基準である。このカウンタは
、外部の手段（図示せず）によりＴ＝０で０にリセット
される。その出力９２２は、その法２Ｍ の演算のため
、０から２Ｍ −１まで上昇し、反復する。本発明の好
適実施例ではＮの大きさに関して制約が無い。しかし、
Ｎカウンタ９２０は法２Ｍ の法計算装置として設計さ
れ、法位相計算器の構成を活用している。というのは、
位相補正Ｐｃｏｒ は次のように表わすこともできるか
らである。 Ｐｃｏｒ ＝Ａ・Ｂ（法２Ｍ ） ＝〔Ａ（法２Ｍ ）〕・〔Ｂ（法２Ｍ ）〕（法２Ｍ
）この関係は、数論の分解定理から得られる。この関係
を用いて更に処理すると、位相補正Ｐｃｏｒ を次のよ
うに表わすこともできる。 Ｐｃｏｒ ＝〔（Δφｎｅｘｔ−Δφｌａｓｔ）（
法２Ｍ 〕・〔Ｎ（法２Ｍ ）〕（法２Ｍ ）位相補正
のこの形により図９Ａの乗算器９３０は（法２Ｍ ）の
出力をも備えることができる。したがって、図９Ａの三
つのブロック９１０、９２０、９３０はすべて法（２Ｍ
）モードで動作する。実用的な言葉で述べれば、図９
Ａのすべてのブロック９１０、９２０、９３０の出力は
、最低位のＭビットのみを使用している。搬送波位相を
取扱うとき、０から２πまでの、すなわち、０から２Ｍ
までの範囲の値のみが重要であるため、法計算が提起
されるのである。
【００２４】一例として、図２および図９Ａに示したよ
うな本発明の好適実施例が次の値を持っているとしよう
。 Ｍビット＝３０ビット Ｌ有効ビット＝１２ビット システムクロック周波数Ｆｃｌｏｃｋ ＝１３４．
２１７ＭＨｚ システム出力信号周波数Ｆｏｕｔ の
範囲
＝０から６７．１ＭＨｚ 出力信
号周波数Ｆｏｕｔ のステップ分解能
＝
（１／２３０）（１３４．２１７）ＭＨｚ
＝０．１２５Ｈｚ 位相補正Ｐｃｏｒ の分解能＝
（２π）／（２３０）ラジアン
＝５．８５×１０−９ラジ
アン従って、搬送波位相累積器の出力８１４は、Ｌ＝１
２ビットにまるめられる。周波数跳躍が発生したときに
得られる実際の位相の正確さはしたがって（２π）／（
２１２）＝（２π）／４０９６、すなわち０．００１５
３ラジアンである。しかし、図９Ａの位相補正部分は、
好適にも３２ビットの論理／算術素子から成り立ってい
る。先に記したとおり、この例に対する分解能は、０．
１２５Ｈｚである。所要周波数分解能を大きくすること
ができれば、位相記憶回路のビット幅をそれに伴って小
さくすることができる。
うな本発明の好適実施例が次の値を持っているとしよう
。 Ｍビット＝３０ビット Ｌ有効ビット＝１２ビット システムクロック周波数Ｆｃｌｏｃｋ ＝１３４．
２１７ＭＨｚ システム出力信号周波数Ｆｏｕｔ の
範囲
＝０から６７．１ＭＨｚ 出力信
号周波数Ｆｏｕｔ のステップ分解能
＝
（１／２３０）（１３４．２１７）ＭＨｚ
＝０．１２５Ｈｚ 位相補正Ｐｃｏｒ の分解能＝
（２π）／（２３０）ラジアン
＝５．８５×１０−９ラジ
アン従って、搬送波位相累積器の出力８１４は、Ｌ＝１
２ビットにまるめられる。周波数跳躍が発生したときに
得られる実際の位相の正確さはしたがって（２π）／（
２１２）＝（２π）／４０９６、すなわち０．００１５
３ラジアンである。しかし、図９Ａの位相補正部分は、
好適にも３２ビットの論理／算術素子から成り立ってい
る。先に記したとおり、この例に対する分解能は、０．
１２５Ｈｚである。所要周波数分解能を大きくすること
ができれば、位相記憶回路のビット幅をそれに伴って小
さくすることができる。
【００２５】これまで述べたとおり、本発明の好適実施
例は、クロックの各パルスを受入れ、現在のパルスまで
蓄積したパルスの和に対する位相補正値Ｐｃｏｒ を計
算することができる。位相補正計算器の論理ブロックが
図９Ａに示すようにクロックされたレジスタを用いパイ
プライン化されていれば、周波数跳躍のレートは、回路
設計が適切な場合、１００ＭＨｚもの高速にすることが
できる。しかし、ほとんどの用途では、１００ＭＨｚも
の高い周波数跳躍速度は全く必要ない。事実、現在のほ
とんどの実用システムでは、跳躍後の継続時間は、一般
に２５０ナノ秒より長い。
例は、クロックの各パルスを受入れ、現在のパルスまで
蓄積したパルスの和に対する位相補正値Ｐｃｏｒ を計
算することができる。位相補正計算器の論理ブロックが
図９Ａに示すようにクロックされたレジスタを用いパイ
プライン化されていれば、周波数跳躍のレートは、回路
設計が適切な場合、１００ＭＨｚもの高速にすることが
できる。しかし、ほとんどの用途では、１００ＭＨｚも
の高い周波数跳躍速度は全く必要ない。事実、現在のほ
とんどの実用システムでは、跳躍後の継続時間は、一般
に２５０ナノ秒より長い。
【００２６】Ｎｃｌｏｃｋ サイクルごとにしか跳躍（
または周波数の切換）を必要としないシステムでは、位
相補正論理を簡単にすることが可能である。この簡単化
により、廉価で、したがって一層入手しやすい乗算器を
使用することができる。図１０はこの簡単化を示してい
る。 位相増分Δφの変化がクロックのＮｃｌｋ サイクル以
下の速さ以下に制限されていれば、乗算器１０１０が乗
算を行うのはＮｃｌｏｃｋ サイクルである。乗算器１
０１０は、保持レジスタ１０１２、１０１４、１０１６
を通して入力変化から分離されている。保持命令１０２
０は、位相増分変化検出器１０２２により発生されるが
、この検出器１０２２は、差分演算器１０２４からの非
ゼロ出力を検出する。差分演算器１０２４は、入力位相
増分の変化を検出し、それからの非ゼロ出力で乗算サイ
クルを開始させる。この簡略回路に対するタイミングは
明瞭である。位相増分Δφ１０２６が変化すれば、シス
テムクロックパルスをカウントすることにより時間カウ
ントを蓄積するＮカウンタ１０２８にある値１０３０が
第１のレジスタ（レジスタＡ）１０１４に保持され、位
相増分の最終のものから次のものまでの差すなわちΔφ
ｎｅｘｔ−Δφｌａｓｔが他のレジスタ（レジスタＣ）
１０１２に保持される。入力位相増分が再び変化するま
で、たとえば、Ｎｃｌｏｃｋ サイクル後まで、補正信
号は不要であるから、乗算器１０１０には安定な出力を
発生するのにＮｃｌｏｃｋ サイクル持っている。保持
遅延信号１０２０は、位相補正信号Ｐｃｏｒ １０３２
について乗算が完了するまで第３のレジスタ（レジスタ
Ｂ）に乗算器１０１０の出力１０３２を保持させる。位
相補正信号１０３２は遅延されているので、到来する位
相増分Δφ１０２６も遅延れて新しい位相増分１０３４
および位相補正信号１０３２が共に常に位相補正ブロッ
クの出力で一致するようにならなければならないことに
注目すべきである。遅延回路１０４６は、この目的で回
路に付加されている。要約すれば本発明の簡略実施例で
は、乗算器以外のすべての論理回路がシステムクロック
速度Ｎｃｌｏｃｋ で動作する。
または周波数の切換）を必要としないシステムでは、位
相補正論理を簡単にすることが可能である。この簡単化
により、廉価で、したがって一層入手しやすい乗算器を
使用することができる。図１０はこの簡単化を示してい
る。 位相増分Δφの変化がクロックのＮｃｌｋ サイクル以
下の速さ以下に制限されていれば、乗算器１０１０が乗
算を行うのはＮｃｌｏｃｋ サイクルである。乗算器１
０１０は、保持レジスタ１０１２、１０１４、１０１６
を通して入力変化から分離されている。保持命令１０２
０は、位相増分変化検出器１０２２により発生されるが
、この検出器１０２２は、差分演算器１０２４からの非
ゼロ出力を検出する。差分演算器１０２４は、入力位相
増分の変化を検出し、それからの非ゼロ出力で乗算サイ
クルを開始させる。この簡略回路に対するタイミングは
明瞭である。位相増分Δφ１０２６が変化すれば、シス
テムクロックパルスをカウントすることにより時間カウ
ントを蓄積するＮカウンタ１０２８にある値１０３０が
第１のレジスタ（レジスタＡ）１０１４に保持され、位
相増分の最終のものから次のものまでの差すなわちΔφ
ｎｅｘｔ−Δφｌａｓｔが他のレジスタ（レジスタＣ）
１０１２に保持される。入力位相増分が再び変化するま
で、たとえば、Ｎｃｌｏｃｋ サイクル後まで、補正信
号は不要であるから、乗算器１０１０には安定な出力を
発生するのにＮｃｌｏｃｋ サイクル持っている。保持
遅延信号１０２０は、位相補正信号Ｐｃｏｒ １０３２
について乗算が完了するまで第３のレジスタ（レジスタ
Ｂ）に乗算器１０１０の出力１０３２を保持させる。位
相補正信号１０３２は遅延されているので、到来する位
相増分Δφ１０２６も遅延れて新しい位相増分１０３４
および位相補正信号１０３２が共に常に位相補正ブロッ
クの出力で一致するようにならなければならないことに
注目すべきである。遅延回路１０４６は、この目的で回
路に付加されている。要約すれば本発明の簡略実施例で
は、乗算器以外のすべての論理回路がシステムクロック
速度Ｎｃｌｏｃｋ で動作する。
【００２７】
【発明の効果】以上詳述したように、本発明の実施によ
り、出力信号周波数を変えても、出力信号の位相は全て
の相異なる周波数の信号に共通なある時点Ｔ０ からの
累積位相となるようにできる。従って、本発明の一実施
例によれば、多数の信号源を切り換えて用いるシステム
を模擬することができる。従って周波数ホッピング・シ
ステムに有用である。
り、出力信号周波数を変えても、出力信号の位相は全て
の相異なる周波数の信号に共通なある時点Ｔ０ からの
累積位相となるようにできる。従って、本発明の一実施
例によれば、多数の信号源を切り換えて用いるシステム
を模擬することができる。従って周波数ホッピング・シ
ステムに有用である。
【図１】本発明の一実施例の位相記憶を備えた装置のブ
ロック図である。
ロック図である。
【図２】本発明の一実施例の位相記憶を備えた装置のブ
ロック図である。
ロック図である。
【図３】図７の位相累積装置の正弦波信号を示す図であ
る。
る。
【図４】合成出力信号を得るため３つの発振器を多重化
した装置のブロック図である。
した装置のブロック図である。
【図５Ａ】図４の多重化装置における遷移点での急変を
示す図である。
示す図である。
【図５Ｂ】図５Ａに対応する出力信号の等価位相を示す
図である。
図である。
【図５Ｃ】Ｔ＝０で出発した図４の３つの発振器の位相
を示す図である。
を示す図である。
【図６】周波数ホップ（跳躍）に対する位相補正のタイ
ミング図である。
ミング図である。
【図７】従来技術のデジタル信号合成装置のブロック図
である。
である。
【図８】３つの相異なる搬送波位相増分を有する位相累
積装置の出力を示す図である。
積装置の出力を示す図である。
【図９Ａ】本発明の一実施例のデジタル信号合成装置に
おける位相記憶を達成するための位置補正方式の好適実
施例のブロック図である。
おける位相記憶を達成するための位置補正方式の好適実
施例のブロック図である。
【図９Ｂ】周波数Ｆ１ 、Ｆ２ 、Ｆ３ 間の切り換え
を行う位相記憶を備えたシステムにおける搬送波位相の
変化を示す図である。
を行う位相記憶を備えたシステムにおける搬送波位相の
変化を示す図である。
【図１０】低速乗算器の使用を許すような本発明の一実
施例を示す図である。
施例を示す図である。
１０２：位相増分
１０５：位相累積器
４０１、４０２、４０３：発振源
４０４：スイッチ
７０１：位相補正（Ｐｃｏｒ ）計算器７０２：位相補
正位相累積器 ７０８：位相オフセット加算器 ７１２：搬送波正弦位相累積器 ７１６：サイン・ルックアップＲＯＭ ８０１：Ｐｃｏｒ 計算器 ８０２：位相補正加算器、Ｐｃｏｒ 加算器８０４：搬
送波位相累積器 ８１５：遅延ブロック ９１０：差分演算器 ９２０：Ｎカウンタ ９３０：乗算器 １０１０：乗算器 １０１２、１０１４、１０１６：保持レジスタ１０２２
：位相増分変化検出器 １０２４：差分演算器 １０２８：Ｎカウンタ １０４６：遅延回路
正位相累積器 ７０８：位相オフセット加算器 ７１２：搬送波正弦位相累積器 ７１６：サイン・ルックアップＲＯＭ ８０１：Ｐｃｏｒ 計算器 ８０２：位相補正加算器、Ｐｃｏｒ 加算器８０４：搬
送波位相累積器 ８１５：遅延ブロック ９１０：差分演算器 ９２０：Ｎカウンタ ９３０：乗算器 １０１０：乗算器 １０１２、１０１４、１０１６：保持レジスタ１０２２
：位相増分変化検出器 １０２４：差分演算器 １０２８：Ｎカウンタ １０４６：遅延回路
Claims (5)
- 【請求項１】後記（イ），（ロ）から成り、複数の周波
数に移行しうる出力信号を発生する，参照クロックパル
ス発生用システムクロックを備えたデジタル信号合成装
置。 （イ）前記出力信号を発生するため，位相増分入力に応
答する信号発生手段。該位相増分は前記出力信号の前記
複数の周波数の１つを決定する。 （ロ）前記発生された出力信号が，移行する前記各周波
数において前記参照クロックパルスに対する所定位相を
維持するために必要な補正信号〔Ｐｃｏｒ 〕を発生す
るための位相記憶手段。 - 【請求項２】前記補正信号が，位相補正信号である請求
項１記載のデジタル信号合成装置。 - 【請求項３】前記位相補正信号が後記（イ）及至（ハ）
から成る位相補正計算器によって発生されるようにした
請求項２記載のデジタル信号合成装置。 （イ）前記位相増分入力の増分の差を決定するための差
分演算器。 （ロ）時間基準カウントを累積するためのカウンタ。 （ハ）前記差分演算器と前記カウンタとに接続し前記増
分の差と前記累積された時間基準カウントを組み合わせ
て前記位相補正信号を与えるための結合手段。 - 【請求項４】後記（イ）及至（ハ）のステップから成り
複数の周波数に移行可能な出力信号をデジタル合成する
方法。 （イ）ｉ番目の位相増分入力に応じてｋ番目の周波数の
出力信号を発生するステップ。 （ロ）次のｉ番目の位相増分入力に応じて次のｋ番目の
周波数の出力信号へ前記出力信号を移行させるステップ
。 （ハ）前記次のｉ番目の位相増分入力に応じて前記出力
信号の位相補正をおこなうステツプ。前記位相補正の結
果、ｋあるいはｉの値にかかわらず、前記出力信号はシ
ステム参照クロックパルスに対して所定位相を有する。 ここにｋは前記複数の周波数の１つを表わし，ｉは複数
の周波数跳躍のどれでもよい１つを表わす。 - 【請求項５】後記（イ）及至（ハ）のステップより成る
複数の周波数に移行する可能な出力信号を合成するため
のデジタル信号合成方法。 （イ）第１の位相増分入力に応じてシステム基準クロッ
クパルスに対して所定の第１の位相を有し第１の周波数
を有する出力信号を発生するステップ。 （ロ）第２の位相増分入力に応じて前記出力信号を第２
の周波数に移行せしめるステップ。 （ハ）前記第２の位相増分に応じて前記出力を位相補正
し，前記出力信号が前記第２の周波数に移行するととも
に前記システム基準クロックに対して所定の第２の位相
を有するようにするステップ。
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| US5450458A (en) * | 1994-08-05 | 1995-09-12 | International Business Machines Corporation | Method and apparatus for phase-aligned multiple frequency synthesizer with synchronization window decoder |
| US5638010A (en) * | 1995-06-07 | 1997-06-10 | Analog Devices, Inc. | Digitally controlled oscillator for a phase-locked loop providing a residue signal for use in continuously variable interpolation and decimation filters |
| US5521534A (en) * | 1995-06-21 | 1996-05-28 | Dsc Communications Corporation | Numerically controlled oscillator for generating a digitally represented sine wave output signal |
| US6066967A (en) * | 1997-02-07 | 2000-05-23 | Sensytech, Inc. | Phase-coherent frequency synthesis with a DDS circuit |
| DE19831927A1 (de) * | 1998-07-16 | 2000-01-20 | Grundig Ag | Einrichtung zur Erzeugung mehrerer zeitlich verschachtelter phasenkontinuierlicher Signale |
| FR2793972B1 (fr) * | 1999-05-21 | 2001-08-10 | Thomson Csf | Synthetiseur numerique a division coherente |
| RU2180125C1 (ru) * | 2000-09-25 | 2002-02-27 | Дочернее государственное унитарное предприятие "Научно-производственный центр спутниковых координатно-временных технологий "КОТЛИН" Федерального государственного унитарного предприятия "Российский институт радионавигации и времени" | Цифровой генератор для цифровых следящих систем корреляционной обработки сигналов |
| ATE260521T1 (de) * | 2000-12-07 | 2004-03-15 | Motorola Inc | Wellenformgenerator zur verwendung in quadraturmodulation (i/q) |
| US6384657B1 (en) * | 2001-03-05 | 2002-05-07 | Tektronix, Inc. | Phase startable clock device having improved stability |
| DE10351604A1 (de) | 2003-11-05 | 2005-06-02 | Rohde & Schwarz Gmbh & Co. Kg | Frequenzsynthesizer nach dem direkten digitalen Synthese-Verfahren |
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|---|---|---|---|---|
| US3792360A (en) * | 1972-08-14 | 1974-02-12 | Motorola Inc | Multi-frequency signal generator |
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| US4573017A (en) * | 1984-01-03 | 1986-02-25 | Motorola, Inc. | Unitary phase and frequency adjust network for a multiple frequency digital phase locked loop |
| FR2582463B1 (fr) * | 1985-05-24 | 1995-01-06 | Thomson Video Equip | Dephaseur variable numerique et correcteur de velocite numerique pour magnetoscope utilisant un tel dephaseur |
| DE3688312D1 (de) * | 1985-10-23 | 1993-05-27 | Siemens Ag Albis | Expandersystem fuer pulssignale. |
| FR2592244B1 (fr) * | 1985-12-23 | 1994-05-13 | Thomson Csf | Synthetiseur numerique de frequences elevees a corrections aperiodiques optimalisant la purete spectrale. |
| US4835481A (en) * | 1986-09-30 | 1989-05-30 | Siemens Aktiengesellschaft | Circuit arrangement for generating a clock signal which is synchronous in respect of frequency to a reference frequency |
| US4868428A (en) * | 1987-02-20 | 1989-09-19 | Cooper J Carl | Apparatus for shifting the frequency of complex signals |
| JP2531664B2 (ja) * | 1987-03-09 | 1996-09-04 | パイオニア株式会社 | ディスク記録情報再生装置における位相同期回路 |
| US4878027A (en) * | 1987-08-03 | 1989-10-31 | Hewlett-Packard Company | Direct frequency synthesizer using powers of two synthesis techniques |
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| DE58907950D1 (de) * | 1988-12-23 | 1994-07-28 | Siemens Ag Albis | Frequenzsynthesegerät. |
| SE462823B (sv) * | 1989-01-16 | 1990-09-03 | Ericsson Telefon Ab L M | Foerfarande och anordning foer automatisk fasjustering i en faslaast slinga |
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-
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1991
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