JPH04357518A - ディスク制御装置 - Google Patents
ディスク制御装置Info
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- JPH04357518A JPH04357518A JP3026753A JP2675391A JPH04357518A JP H04357518 A JPH04357518 A JP H04357518A JP 3026753 A JP3026753 A JP 3026753A JP 2675391 A JP2675391 A JP 2675391A JP H04357518 A JPH04357518 A JP H04357518A
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- cache memory
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はディスク制御装置に関
し、特にＣＰＵがＩ／Ｏコントローラを介してディスク
装置とデータを授受するディスク制御装置に関する。
し、特にＣＰＵがＩ／Ｏコントローラを介してディスク
装置とデータを授受するディスク制御装置に関する。
【０００２】
【従来の技術】一般に、コンピュータシステムにおいて
は、ＣＰＵとディスク装置間のデータ転送はＩ／Ｏコン
トローラを介して行われる。
は、ＣＰＵとディスク装置間のデータ転送はＩ／Ｏコン
トローラを介して行われる。
【０００３】従来、このＩ／Ｏコントローラには、キャ
ッシュメモリの概念がなく、ＣＰＵとディスク装置間の
データ転送にはメインメモリだけが使用されていた。つ
まり、Ｉ／Ｏコントローラでは、ＣＰＵとメインメモリ
間のデータ転送、およびメインメモリとディスク装置間
のデータ転送がそれぞれＣＰＵの指示の下で行われてい
た。
ッシュメモリの概念がなく、ＣＰＵとディスク装置間の
データ転送にはメインメモリだけが使用されていた。つ
まり、Ｉ／Ｏコントローラでは、ＣＰＵとメインメモリ
間のデータ転送、およびメインメモリとディスク装置間
のデータ転送がそれぞれＣＰＵの指示の下で行われてい
た。
【０００４】このため、従来では、ＣＰＵとディスク装
置間のデータ転送を高速に実行することが出来ず、これ
は、コンピュータシステムの動作性能を低下させる大き
な原因となっていた。
置間のデータ転送を高速に実行することが出来ず、これ
は、コンピュータシステムの動作性能を低下させる大き
な原因となっていた。
【０００５】
【発明が解決しようとする課題】従来では、ＣＰＵとデ
ィスク装置間のデータ転送にはメインメモリだけが使用
されていたので、ＣＰＵとディスク装置間のデータ転送
を高速に実行することが出来ず、これによってコンピュ
ータシステムの動作性能が低下させる不具合があった。
ィスク装置間のデータ転送にはメインメモリだけが使用
されていたので、ＣＰＵとディスク装置間のデータ転送
を高速に実行することが出来ず、これによってコンピュ
ータシステムの動作性能が低下させる不具合があった。
【０００６】この発明はこのような点に鑑みてなされた
もので、ＣＰＵとディスク装置間のデータ転送を高速に
実行できるようにして、コンピュータシステムの動作性
能の向上を図ることができるディスク制御装置を提供す
ることを目的とする。
もので、ＣＰＵとディスク装置間のデータ転送を高速に
実行できるようにして、コンピュータシステムの動作性
能の向上を図ることができるディスク制御装置を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段および作用】この発明は、
ＣＰＵがＩ／Ｏコントローラを介してディスク装置とデ
ータを授受するディスク制御装置において、前記Ｉ／Ｏ
コントローラは、メインメモリと、選択的に設けられる
キャッシュメモリと、前記キャッシュメモリが設けられ
ている際には前記キャッシュメモリを経由して前記ＣＰ
Ｕとディスク装置間のデータ転送を実行し、前記キャッ
シュメモリが設けられて無い際には前記メインメモリを
経由して前記ＣＰＵとディスク装置間のデータ転送を実
行するデータ転送手段とを具備することを特徴とする。
ＣＰＵがＩ／Ｏコントローラを介してディスク装置とデ
ータを授受するディスク制御装置において、前記Ｉ／Ｏ
コントローラは、メインメモリと、選択的に設けられる
キャッシュメモリと、前記キャッシュメモリが設けられ
ている際には前記キャッシュメモリを経由して前記ＣＰ
Ｕとディスク装置間のデータ転送を実行し、前記キャッ
シュメモリが設けられて無い際には前記メインメモリを
経由して前記ＣＰＵとディスク装置間のデータ転送を実
行するデータ転送手段とを具備することを特徴とする。
【０００８】このディスク制御装置においては、キャッ
シュメモリの有無に応じたデータ転送動作が実行され、
キャッシュメモリが設けられている際にはキャッシュメ
モリを経由したＣＰＵとディスク装置間の高速データ転
送が実行される。このデータ転送中には、メインメモリ
は使用されないので、ＣＰＵは自由に動作することがで
きる。したがって、メインメモリだけを用いた場合に比
べ、ＣＰＵとディスク装置間のデータ転送を高速に実行
できるようになり、コンピュータシステムの動作性能の
向上を図ることができる。
シュメモリの有無に応じたデータ転送動作が実行され、
キャッシュメモリが設けられている際にはキャッシュメ
モリを経由したＣＰＵとディスク装置間の高速データ転
送が実行される。このデータ転送中には、メインメモリ
は使用されないので、ＣＰＵは自由に動作することがで
きる。したがって、メインメモリだけを用いた場合に比
べ、ＣＰＵとディスク装置間のデータ転送を高速に実行
できるようになり、コンピュータシステムの動作性能の
向上を図ることができる。
【０００９】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。
明する。
【００１０】図１にはこの発明の一実施例に係るシステ
ム構成が示されている。図において、Ｉ／Ｏコントロー
ラ１００ はＣＰＵ１０１ とディスク装置１０２ 間
に設けられており、Ｉ／Ｏコントローラ１００ は、マ
イクロプロセッサ（ＭＰＵ）１ 、トランシーバ（ＸＣ
ＶＲ）２ 、プログラムＲＯＭ（ＰＲＯＭ）３ 、メイ
ンメモリ（ＭＭＥＭ）４ 、キャッシュメモリ（ＣＭＥ
Ｍ）５ 、リフレッシュコントローラ（ＲＥＦ ＣＮ
Ｔ）６ 、第１のバスコントローラ７ 、第２のバスコ
ントローラ８ 、第３のバスコントローラ９ 、第４の
バスコントローラ１０、第１の直接メモリアクセスコン
トロールユニット（ＤＭＡ１）１１、および第２の直接
メモリアクセスユニット（ＤＭＡ２）１２を備えている
。
ム構成が示されている。図において、Ｉ／Ｏコントロー
ラ１００ はＣＰＵ１０１ とディスク装置１０２ 間
に設けられており、Ｉ／Ｏコントローラ１００ は、マ
イクロプロセッサ（ＭＰＵ）１ 、トランシーバ（ＸＣ
ＶＲ）２ 、プログラムＲＯＭ（ＰＲＯＭ）３ 、メイ
ンメモリ（ＭＭＥＭ）４ 、キャッシュメモリ（ＣＭＥ
Ｍ）５ 、リフレッシュコントローラ（ＲＥＦ ＣＮ
Ｔ）６ 、第１のバスコントローラ７ 、第２のバスコ
ントローラ８ 、第３のバスコントローラ９ 、第４の
バスコントローラ１０、第１の直接メモリアクセスコン
トロールユニット（ＤＭＡ１）１１、および第２の直接
メモリアクセスユニット（ＤＭＡ２）１２を備えている
。
【００１１】マイクロプロセッサ（ＭＰＵ）１ は、メ
インメモリ（ＭＭＥＭ）４ に対するリード／ライト、
およびキャッシュメモリ（ＣＭＥＭ）５ に対するリー
ド／ライトを制御する。
インメモリ（ＭＭＥＭ）４ に対するリード／ライト、
およびキャッシュメモリ（ＣＭＥＭ）５ に対するリー
ド／ライトを制御する。
【００１２】トランシーバ（ＸＣＶＲ）２ は、マイク
ロプロセッサ（ＭＰＵ）１ がメインメモリ（ＭＭＥＭ
）４ またはキャッシュメモリ（ＣＭＥＭ）５ のリー
ド／ライト等を実行する際にオープンとなる。
ロプロセッサ（ＭＰＵ）１ がメインメモリ（ＭＭＥＭ
）４ またはキャッシュメモリ（ＣＭＥＭ）５ のリー
ド／ライト等を実行する際にオープンとなる。
【００１３】プログラムＲＯＭ（ＰＲＯＭ）３ には、
マイクロプロセッサ（ＭＰＵ）１ の動作を制御するた
めのプログラムが格納されている。メインメモリ（ＭＭ
ＥＮ）４には、処理対象の各種データが格納される。
マイクロプロセッサ（ＭＰＵ）１ の動作を制御するた
めのプログラムが格納されている。メインメモリ（ＭＭ
ＥＮ）４には、処理対象の各種データが格納される。
【００１４】キャッシュメモリ（ＣＭＥＭ）５ は、Ｃ
ＰＵ１０１ とディスク装置１０２ 間のデータ転送の
高速化を実現するために設けられたものであり、例えば
ディスク装置１０２ のデータの中で使用頻度の高いデ
ータが格納される。リフレッシュコントローラ（ＲＥＦ
ＣＮＴ）６ は、メインメモリ（ＭＭＥＭ）４ お
よびキャッシュメモリ（ＣＭＥＭ）５ のリフレッシュ
を行なう。
ＰＵ１０１ とディスク装置１０２ 間のデータ転送の
高速化を実現するために設けられたものであり、例えば
ディスク装置１０２ のデータの中で使用頻度の高いデ
ータが格納される。リフレッシュコントローラ（ＲＥＦ
ＣＮＴ）６ は、メインメモリ（ＭＭＥＭ）４ お
よびキャッシュメモリ（ＣＭＥＭ）５ のリフレッシュ
を行なう。
【００１５】第１のバスコントローラ（ＢＵＳ ＣＮ
Ｔ）７ は、メインメモリ（ＭＭＥＭ）４ のリフレッ
シュ、第１の直接メモリアクセスコントロールユニット
（ＤＭＡ１）１１によるＤＭＡ転送、第２の直接メモリ
アクセスコントロールユニット（ＤＭＡ２）１２による
ＤＭＡ転送のためのバス争奪を初め、マイクロプロセッ
サ（ＭＰＵ）１ が第３のバスコントローラ（ＢＵＳ
ＣＮＴ）９ や第４のバスコントローラ（ＢＵＳ
ＣＮＴ）１０のデータをメインメモリ（ＭＭＥＭ）４
にライトしたり、メインメモリ（ＭＭＥＭ）４ から第
３のバスコントローラ（ＢＵＳ ＣＮＴ）９ や第４
のバスコントローラ（ＢＵＳ ＣＮＴ）１０にデータ
をリードするためのバス争奪を行なう。
Ｔ）７ は、メインメモリ（ＭＭＥＭ）４ のリフレッ
シュ、第１の直接メモリアクセスコントロールユニット
（ＤＭＡ１）１１によるＤＭＡ転送、第２の直接メモリ
アクセスコントロールユニット（ＤＭＡ２）１２による
ＤＭＡ転送のためのバス争奪を初め、マイクロプロセッ
サ（ＭＰＵ）１ が第３のバスコントローラ（ＢＵＳ
ＣＮＴ）９ や第４のバスコントローラ（ＢＵＳ
ＣＮＴ）１０のデータをメインメモリ（ＭＭＥＭ）４
にライトしたり、メインメモリ（ＭＭＥＭ）４ から第
３のバスコントローラ（ＢＵＳ ＣＮＴ）９ や第４
のバスコントローラ（ＢＵＳ ＣＮＴ）１０にデータ
をリードするためのバス争奪を行なう。
【００１６】第２のバスコントローラ（ＢＵＳ ＣＮ
Ｔ）８ は、キャッシュメモリ（ＣＭＥＭ）５ のリフ
レッシュ、第１の直接メモリアクセスコントロールユニ
ット（ＤＭＡ１）１１によるＤＭＡ転送、第２の直接メ
モリアクセスコントロールユニット（ＤＭＡ２）１２に
よるＤＭＡ転送のためのバス争奪を初め、マイクロプロ
セッサ（ＭＰＵ）１ がキャッシュメモリ（ＣＭＥＭ）
５ に対してデータのリード／ライトを行なうためのバ
ス争奪を行なう。
Ｔ）８ は、キャッシュメモリ（ＣＭＥＭ）５ のリフ
レッシュ、第１の直接メモリアクセスコントロールユニ
ット（ＤＭＡ１）１１によるＤＭＡ転送、第２の直接メ
モリアクセスコントロールユニット（ＤＭＡ２）１２に
よるＤＭＡ転送のためのバス争奪を初め、マイクロプロ
セッサ（ＭＰＵ）１ がキャッシュメモリ（ＣＭＥＭ）
５ に対してデータのリード／ライトを行なうためのバ
ス争奪を行なう。
【００１７】第３のバスコントローラ（ＢＵＳ ＣＮ
Ｔ）９ は、第１の直接メモリアクセスコントロールユ
ニット（ＤＭＡ１）１１によるＤＭＡ転送、およびマイ
クロプロセッサ（ＭＰＵ）１ がＣＰＵ１０１ 側のデ
ータのリード／ライトを行なうためのもので、これらの
一方を選択する。
Ｔ）９ は、第１の直接メモリアクセスコントロールユ
ニット（ＤＭＡ１）１１によるＤＭＡ転送、およびマイ
クロプロセッサ（ＭＰＵ）１ がＣＰＵ１０１ 側のデ
ータのリード／ライトを行なうためのもので、これらの
一方を選択する。
【００１８】第４のバスコントローラ（ＢＵＳ ＣＮ
Ｔ）１０は、第２の直接メモリアクセスコントロールユ
ニット（ＤＭＡ２）１２によるＤＭＡ転送、およびマイ
クロプロセッサ（ＭＰＵ）１ がディスク装置１０２
側のデータのリード／ライトを行なうためのもので、こ
れらの一方を選択する。
Ｔ）１０は、第２の直接メモリアクセスコントロールユ
ニット（ＤＭＡ２）１２によるＤＭＡ転送、およびマイ
クロプロセッサ（ＭＰＵ）１ がディスク装置１０２
側のデータのリード／ライトを行なうためのもので、こ
れらの一方を選択する。
【００１９】第１の直接メモリアクセスコントロールユ
ニット（ＤＭＡ１）１１は、メインメモリ（ＭＭＥＭ）
４ とキャッシュメモリ（ＣＭＥＭ）５ 間のデータの
ＤＭＡ転送、メインメモリ（ＭＭＥＭ）４ とＣＰＵ１
０１ 側データ間のＤＭＡ転送を行なう。
ニット（ＤＭＡ１）１１は、メインメモリ（ＭＭＥＭ）
４ とキャッシュメモリ（ＣＭＥＭ）５ 間のデータの
ＤＭＡ転送、メインメモリ（ＭＭＥＭ）４ とＣＰＵ１
０１ 側データ間のＤＭＡ転送を行なう。
【００２０】第２の直接メモリアクセスコントロールユ
ニット（ＤＭＡ２）１２は、メインメモリ（ＭＭＥＭ）
４ とキャッシュメモリ（ＣＭＥＭ）５ 間のデータの
ＤＭＡ転送、キャッシュメモリ（ＣＭＥＭ）５ とディ
スク装置１０２ 側データ間のＤＭＡ転送を行なう。
ニット（ＤＭＡ２）１２は、メインメモリ（ＭＭＥＭ）
４ とキャッシュメモリ（ＣＭＥＭ）５ 間のデータの
ＤＭＡ転送、キャッシュメモリ（ＣＭＥＭ）５ とディ
スク装置１０２ 側データ間のＤＭＡ転送を行なう。
【００２１】次に、図２および図３のタイミングチャー
トを参照して、図１のシステムの動作を説明する。
トを参照して、図１のシステムの動作を説明する。
【００２２】図２はメインメモリ（ＭＭＥＭ）４ に対
するアクセスを示している。この図２において、タイム
スロット１〜３の期間、およびタイムスロット１０〜１
２の期間は、メインメモリ４ をリフレッシュする期間
であり、これら期間ではローアクティブのローアドレス
ストローブ信号（ＭＲＡＳ￣）およびローアクティブの
カラムアドレスストローブ信号（ＭＣＡＳ￣）が発生さ
れる。
するアクセスを示している。この図２において、タイム
スロット１〜３の期間、およびタイムスロット１０〜１
２の期間は、メインメモリ４ をリフレッシュする期間
であり、これら期間ではローアクティブのローアドレス
ストローブ信号（ＭＲＡＳ￣）およびローアクティブの
カラムアドレスストローブ信号（ＭＣＡＳ￣）が発生さ
れる。
【００２３】また、タイムスロット１〜３の期間はマイ
クロプロセッサユニット（ＭＰＵ）１ の実行サイクル
Ｔ２ 〜Ｔ４ に対応している。マイクロプロセッサユ
ニット（ＭＰＵ）１ は、Ｔ１ 〜Ｔ４ のサイクルで
１つの動作を実行する。
クロプロセッサユニット（ＭＰＵ）１ の実行サイクル
Ｔ２ 〜Ｔ４ に対応している。マイクロプロセッサユ
ニット（ＭＰＵ）１ は、Ｔ１ 〜Ｔ４ のサイクルで
１つの動作を実行する。
【００２４】タイムスロット４、１０、１１、１２の期
間は、マイクロプロセッサユニット（ＭＰＵ）１ の実
行サイクルＴ１ ′〜Ｔ４ ′に対応している。この実
行サイクルＴ１ ′〜Ｔ４ ′では、タイムスロット４
の１６ビットのアドレス入力（ＡＤ１５−００ ）、タ
イムスロット３、４の信号ＡＬＥ、タイムスロット５〜
１１のローアクティブのメモリリード信号（ＭＲＤ￣）
、タイムスロット１０、１１のアドレス出力（ＡＤ１５
−００）を使用してリフレッシュのためのレジスタのリ
ードが行われる。
間は、マイクロプロセッサユニット（ＭＰＵ）１ の実
行サイクルＴ１ ′〜Ｔ４ ′に対応している。この実
行サイクルＴ１ ′〜Ｔ４ ′では、タイムスロット４
の１６ビットのアドレス入力（ＡＤ１５−００ ）、タ
イムスロット３、４の信号ＡＬＥ、タイムスロット５〜
１１のローアクティブのメモリリード信号（ＭＲＤ￣）
、タイムスロット１０、１１のアドレス出力（ＡＤ１５
−００）を使用してリフレッシュのためのレジスタのリ
ードが行われる。
【００２５】タイムスロット５、６の期間は、第１の直
接メモリアクセスコントローラ（ＤＭＡ１）の送り側（
メインメモリ４ 側）の実行サイクルに相当し、タイム
スロット５、６のローアクティブのアウトプットイネー
ブル信号（ＭＯＥＮ￣）、ローアドレスストローブ信号
（ＭＲＡＳ￣）、カラムアドレスストローブ信号（ＭＣ
ＡＳ￣）、およびアドレス入力（ＡＤ１５−００ ）が
使用される。
接メモリアクセスコントローラ（ＤＭＡ１）の送り側（
メインメモリ４ 側）の実行サイクルに相当し、タイム
スロット５、６のローアクティブのアウトプットイネー
ブル信号（ＭＯＥＮ￣）、ローアドレスストローブ信号
（ＭＲＡＳ￣）、カラムアドレスストローブ信号（ＭＣ
ＡＳ￣）、およびアドレス入力（ＡＤ１５−００ ）が
使用される。
【００２６】同様に、タイムスロット７、８、９の期間
、１７、１８の期間は、第１の直接メモリアクセスコン
トローラ（ＤＭＡ１）の送り側（メインメモリ４ 側）
の実行サイクルである。
、１７、１８の期間は、第１の直接メモリアクセスコン
トローラ（ＤＭＡ１）の送り側（メインメモリ４ 側）
の実行サイクルである。
【００２７】また、タイムスロット１、２、３は、第１
の直接メモリアクセスコントローラ（ＤＭＡ１）の受取
り側（ＣＰＵ１０１ 側）の実行サイクルに相当し、Ｋ
ＡＣＫ￣、ＫＩＯＷ￣の入出力のためのローアクティブ
の応答信号等や、データＫＤ１５−００ が使用される
。同様に、タイムスロット７、８、９の期間、１０、１
１、１２の期間、１７、１８の期間も、それぞれ第１の
直接メモリアクセスコントローラ（ＤＭＡ１）の受取り
側（ＣＰＵ１０１ 側）の実行サイクルに相当する。
の直接メモリアクセスコントローラ（ＤＭＡ１）の受取
り側（ＣＰＵ１０１ 側）の実行サイクルに相当し、Ｋ
ＡＣＫ￣、ＫＩＯＷ￣の入出力のためのローアクティブ
の応答信号等や、データＫＤ１５−００ が使用される
。同様に、タイムスロット７、８、９の期間、１０、１
１、１２の期間、１７、１８の期間も、それぞれ第１の
直接メモリアクセスコントローラ（ＤＭＡ１）の受取り
側（ＣＰＵ１０１ 側）の実行サイクルに相当する。
【００２８】図３はキャッシュメモリ（ＣＭＥＭ）５
に対するアクセスのタイミングチャートが示されている
。
に対するアクセスのタイミングチャートが示されている
。
【００２９】この図３において、タイムスロット１〜３
の期間、およびタイムスロット１０〜１２の期間は、キ
ャッシュメモリ５ をリフレッシュする期間であり、こ
れら期間ではローアクティブのローアドレスストローブ
信号（ＣＲＡＳ￣）およびローアクティブのカラムアド
レスストローブ信号（ＣＣＡＳ￣）が発生される。
の期間、およびタイムスロット１０〜１２の期間は、キ
ャッシュメモリ５ をリフレッシュする期間であり、こ
れら期間ではローアクティブのローアドレスストローブ
信号（ＣＲＡＳ￣）およびローアクティブのカラムアド
レスストローブ信号（ＣＣＡＳ￣）が発生される。
【００３０】また、タイムスロット４、５、６の期間は
、第１の直接メモリアクセスコントローラ（ＤＭＡ１）
の送り側（キャッシュメモリ５ 側）の実行サイクルに
相当し、タイムスロット４、５のローアクティブのアウ
トプットイネーブル信号（ＣＯＥＮ￣）、ローアドレス
ストローブ信号（ＣＲＡＳ￣）、カラムアドレスストロ
ーブ信号（ＣＣＡＳ￣）、およびアドレス入力（ＣＤ１
５−００ ）が使用される。
、第１の直接メモリアクセスコントローラ（ＤＭＡ１）
の送り側（キャッシュメモリ５ 側）の実行サイクルに
相当し、タイムスロット４、５のローアクティブのアウ
トプットイネーブル信号（ＣＯＥＮ￣）、ローアドレス
ストローブ信号（ＣＲＡＳ￣）、カラムアドレスストロ
ーブ信号（ＣＣＡＳ￣）、およびアドレス入力（ＣＤ１
５−００ ）が使用される。
【００３１】同様に、タイムスロット７、８、９の期間
、１６、１７、１８の期間は、第１の直接メモリアクセ
スコントローラ（ＤＭＡ１）の送り側（キャッシュメモ
リ５側）の実行サイクルである。
、１６、１７、１８の期間は、第１の直接メモリアクセ
スコントローラ（ＤＭＡ１）の送り側（キャッシュメモ
リ５側）の実行サイクルである。
【００３２】また、タイムスロット１、２、３は、第１
の直接メモリアクセスコントローラ（ＤＭＡ１）の受取
り側（ＣＰＵ１０１ 側）の実行サイクルに相当し、Ｋ
ＡＣＫ￣、ＫＩＯＷ￣の入出力のためのローアクティブ
の応答信号等や、データＫＤ１５−００ が使用される
。同様に、タイムスロット７、８、９の期間、１０、１
１、１２の期間、１６、１７、１８の期間も、それぞれ
第１の直接メモリアクセスコントローラ（ＤＭＡ１）の
受取り側（ＣＰＵ１０１側）の実行サイクルに相当する
。
の直接メモリアクセスコントローラ（ＤＭＡ１）の受取
り側（ＣＰＵ１０１ 側）の実行サイクルに相当し、Ｋ
ＡＣＫ￣、ＫＩＯＷ￣の入出力のためのローアクティブ
の応答信号等や、データＫＤ１５−００ が使用される
。同様に、タイムスロット７、８、９の期間、１０、１
１、１２の期間、１６、１７、１８の期間も、それぞれ
第１の直接メモリアクセスコントローラ（ＤＭＡ１）の
受取り側（ＣＰＵ１０１側）の実行サイクルに相当する
。
【００３３】次に、図１のシステムの全体の動作を説明
する。
する。
【００３４】ＣＰＵ１０１ 側からＩ／Ｏコントローラ
１００ 側への転送を行なう場合、一旦メインメモリ４
またはキャッシュメモリ５ にデータを書き込む。Ｉ
／Ｏコントローラ１００ 側からＣＰＵ１０１ 側につ
いても同様に行われる。
１００ 側への転送を行なう場合、一旦メインメモリ４
またはキャッシュメモリ５ にデータを書き込む。Ｉ
／Ｏコントローラ１００ 側からＣＰＵ１０１ 側につ
いても同様に行われる。
【００３５】ＣＰＵ１０１ 側とメインメモリ（ＭＭＥ
Ｍ）４ またはキャッシュメモリ（ＣＭＥＭ）５ 間の
データ転送は第１の直接メモリアクセスコントローラ（
ＤＭＡ１）１１によって行われ、メインメモリ（ＭＭＥ
Ｍ）４ またはキャッシュメモリ（ＣＭＥＭ）５ とデ
ィスク装置１０２ 間のデータ転送は第２の直接メモリ
アクセスコントローラ（ＤＭＡ２）１２によって行われ
る。
Ｍ）４ またはキャッシュメモリ（ＣＭＥＭ）５ 間の
データ転送は第１の直接メモリアクセスコントローラ（
ＤＭＡ１）１１によって行われ、メインメモリ（ＭＭＥ
Ｍ）４ またはキャッシュメモリ（ＣＭＥＭ）５ とデ
ィスク装置１０２ 間のデータ転送は第２の直接メモリ
アクセスコントローラ（ＤＭＡ２）１２によって行われ
る。
【００３６】メインメモリ４ 側のバスの優先度は、リ
フレッシュ、第１または第２の直接メモリアクセスコン
トローラ１１，１２によるアクセス、メインメモリ４
および他のレジスタへのアクセスの順に決められている
。また、キャッシュメモリ５ 側のバスの優先度の順は
、その高い順に、リフレッシュ、マイクロプロセッサユ
ニット１によるキャッシュメモリ５ へのアクセス、第
１または第２の直接メモリアクセスコントローラ１１，
１２によるアクセスの順に決められている。
フレッシュ、第１または第２の直接メモリアクセスコン
トローラ１１，１２によるアクセス、メインメモリ４
および他のレジスタへのアクセスの順に決められている
。また、キャッシュメモリ５ 側のバスの優先度の順は
、その高い順に、リフレッシュ、マイクロプロセッサユ
ニット１によるキャッシュメモリ５ へのアクセス、第
１または第２の直接メモリアクセスコントローラ１１，
１２によるアクセスの順に決められている。
【００３７】メインメモリ４ 側のバスを使用してメイ
ンメモリ４ に対するＤＭＡ転送を行なっている場合、
メインメモリ４ のリフレッシュサイクルになるまで、
マイクロプロセッサユニット１ によるアクセスはウエ
イト状態となる。
ンメモリ４ に対するＤＭＡ転送を行なっている場合、
メインメモリ４ のリフレッシュサイクルになるまで、
マイクロプロセッサユニット１ によるアクセスはウエ
イト状態となる。
【００３８】キャッシュメモリ５ を利用すると、キャ
ッシュメモリ５ 側のバスを使用してキャッシュメモリ
５ に対するＤＭＡ転送を行なっている場合、キャッシ
ュメモリ５のリフレッシュ動作が必要とされるが、リフ
レッシュが終了すると再びＤＭＡ転送サイクルが開始さ
れる。
ッシュメモリ５ 側のバスを使用してキャッシュメモリ
５ に対するＤＭＡ転送を行なっている場合、キャッシ
ュメモリ５のリフレッシュ動作が必要とされるが、リフ
レッシュが終了すると再びＤＭＡ転送サイクルが開始さ
れる。
【００３９】このように、メインメモリ４ だけを使用
した場合には、第１の直接メモリアクセスコントローラ
１１によりＣＰＵ１０１ 側のデータがメインメモリ４
にデータ転送され、第２の直接メモリアクセスコント
ローラ１２によりメインメモリ４ のデータをディスク
装置１０２ にデータ転送される。この場合、メインメ
モリ４ 側のバスの争奪は第１のバスコントローラ７
によって制御されるが、ＤＭＡ転送中はマイクロプロセ
ッサユニット１ はそのバスが使用できずウエイト状態
に設定される。
した場合には、第１の直接メモリアクセスコントローラ
１１によりＣＰＵ１０１ 側のデータがメインメモリ４
にデータ転送され、第２の直接メモリアクセスコント
ローラ１２によりメインメモリ４ のデータをディスク
装置１０２ にデータ転送される。この場合、メインメ
モリ４ 側のバスの争奪は第１のバスコントローラ７
によって制御されるが、ＤＭＡ転送中はマイクロプロセ
ッサユニット１ はそのバスが使用できずウエイト状態
に設定される。
【００４０】また、メインメモリ４ だけを使用した場
合には、図２で示したように、ＤＭＡ転送中にリフレッ
シュが入ると、リフレッシュ後にマイクロプロセッサ１
の実行サイクル（Ｔ１）が挿入され、データ転送がそ
の分遅れる。
合には、図２で示したように、ＤＭＡ転送中にリフレッ
シュが入ると、リフレッシュ後にマイクロプロセッサ１
の実行サイクル（Ｔ１）が挿入され、データ転送がそ
の分遅れる。
【００４１】一方、キャッシュメモリ５ が設けられた
場合には、第１の直接メモリアクセスコントローラ１１
によりＣＰＵ１０１ 側のデータがキャッシュメモリ５
にデータ転送され、第２の直接メモリアクセスコント
ローラ１２によりキャッシュメモリ５ のデータがディ
スク装置１０２ にデータ転送される。この場合、この
データ転送にメインメモリ４ は使用されないので、マ
イクロプロセッサユニット１ はメインメモリ４側のバ
スを利用して自由に動作することができる。
場合には、第１の直接メモリアクセスコントローラ１１
によりＣＰＵ１０１ 側のデータがキャッシュメモリ５
にデータ転送され、第２の直接メモリアクセスコント
ローラ１２によりキャッシュメモリ５ のデータがディ
スク装置１０２ にデータ転送される。この場合、この
データ転送にメインメモリ４ は使用されないので、マ
イクロプロセッサユニット１ はメインメモリ４側のバ
スを利用して自由に動作することができる。
【００４２】また、キャッシュメモリ５ を使用した場
合には、図３で示したように、ＤＭＡ転送中にリフレッ
シュが入っても、リフレッシュ後すぐにＤＭＡ転送を再
開でき、データ転送の高速化が図れる。
合には、図３で示したように、ＤＭＡ転送中にリフレッ
シュが入っても、リフレッシュ後すぐにＤＭＡ転送を再
開でき、データ転送の高速化が図れる。
【００４３】以上のように、この実施例においては、キ
ャッシュメモリ５ の有無に応じたデータ転送動作を実
行でき、キャッシュメモリ５ を使用した際には高速デ
ータ転送が可能となる。一方、キャッシュメモリ５ を
設けない場合は、転送速度は遅くなるが、コストの低減
を図ることができる。
ャッシュメモリ５ の有無に応じたデータ転送動作を実
行でき、キャッシュメモリ５ を使用した際には高速デ
ータ転送が可能となる。一方、キャッシュメモリ５ を
設けない場合は、転送速度は遅くなるが、コストの低減
を図ることができる。
【００４４】
【発明の効果】以上詳記したようにこの発明によれば、
ＣＰＵとディスク装置間のデータ転送を高速に実行でき
るようになり、コンピュータシステムの動作性能の向上
を図ることができる。
ＣＰＵとディスク装置間のデータ転送を高速に実行でき
るようになり、コンピュータシステムの動作性能の向上
を図ることができる。
【図１】この発明の一実施例に係るシステム構成を示す
ブロック図。
ブロック図。
【図２】同実施例におけるメインメモリのアクセス動作
を説明するタイミングチャート。
を説明するタイミングチャート。
【図３】同実施例におけるキャッシュメモリのアクセス
動作を説明するタイミングチャート。
動作を説明するタイミングチャート。
１００ …Ｉ／Ｏコントローラ、１０１ …ＣＰＵ、１
０２ …磁気ディスク装置、４ …メインメモリ、５
…キャッシュメモリ、１１，１２…直接メモリアクセス
コントローラ。
０２ …磁気ディスク装置、４ …メインメモリ、５
…キャッシュメモリ、１１，１２…直接メモリアクセス
コントローラ。
Claims (1)
- 【請求項１】 ＣＰＵがＩ／Ｏコントローラを介して
ディスク装置とデータを授受するディスク制御装置にお
いて、前記Ｉ／Ｏコントローラは、メインメモリと、選
択的に設けられるキャッシュメモリと、前記キャッシュ
メモリが設けられている際には前記キャッシュメモリを
経由して前記ＣＰＵとディスク装置間のデータ転送を実
行し、前記キャッシュメモリが設けられて無い際には前
記メインメモリを経由して前記ＣＰＵとディスク装置間
のデータ転送を実行するデータ転送手段とを具備するこ
とを特徴とするディスク制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026753A JPH04357518A (ja) | 1991-01-29 | 1991-01-29 | ディスク制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026753A JPH04357518A (ja) | 1991-01-29 | 1991-01-29 | ディスク制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04357518A true JPH04357518A (ja) | 1992-12-10 |
Family
ID=12202048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026753A Pending JPH04357518A (ja) | 1991-01-29 | 1991-01-29 | ディスク制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04357518A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996015488A1 (en) * | 1994-11-11 | 1996-05-23 | Hitachi, Ltd. | Disk array controller and disk array device |
-
1991
- 1991-01-29 JP JP3026753A patent/JPH04357518A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996015488A1 (en) * | 1994-11-11 | 1996-05-23 | Hitachi, Ltd. | Disk array controller and disk array device |
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