JPH0435778B2 - - Google Patents

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Publication number
JPH0435778B2
JPH0435778B2 JP57218493A JP21849382A JPH0435778B2 JP H0435778 B2 JPH0435778 B2 JP H0435778B2 JP 57218493 A JP57218493 A JP 57218493A JP 21849382 A JP21849382 A JP 21849382A JP H0435778 B2 JPH0435778 B2 JP H0435778B2
Authority
JP
Japan
Prior art keywords
code
multiplexer
pla
line
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP57218493A
Other languages
English (en)
Other versions
JPS58144262A (ja
Inventor
Jii Tooma Nandoa
Esu Muua Bikutaa
Aaru Kurafuto Uein
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
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Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS58144262A publication Critical patent/JPS58144262A/ja
Publication of JPH0435778B2 publication Critical patent/JPH0435778B2/ja
Granted legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
    • G06F9/262—Arrangements for next microinstruction selection
    • G06F9/264—Microinstruction selection based on results of processing
    • G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Executing Machine-Instructions (AREA)

Description

【発明の詳細な説明】 〔本発明の技術分野〕 本発明は、コンピユータの動作コードをデコー
ドするために有用なプログラム可能論理アレイ
（PLA）構造の改善に関する。
〔背景の技術〕
PLAは、典型的にはANDアレイ及びORアレ
イを含む。OPコードのデコードは、OPコードを
PLAのANDアレイへ印加し、PLAのORアレイ
から適当な制御情報を引出すことによつて実行さ
れる。非常に簡単な計算機械を除いて、PLAは
物理的に大きくなる。これは効率の低下、即ち遅
いマシン速度として現われる。例えば、ジヤンプ
のOPコードが先行技術のPLAを用いてデコード
される時、ジヤンプ命令は遅く実行される。なぜ
ならば、もしジヤンプがなされれば、他のOPコ
ードがPLAを伝播されるまで、処理が待機され
ねばならないからである。
〔本発明の要約〕
本発明に従えば、コンピユータ命令又は動作コ
ードをデコードするために使用されるPLAの改
善が達成される。この改善は次のような構成要素
を使用することによつて達成される。即ち、OP
コードに応答してそれぞれデコードされた出力を
発生する複数のPLAと、上記OPコードの一部に
応答してゲート信号を発生するデコード・マルチ
プレクサと、それぞれのPLAを絶縁し、且つ上
記ゲート信号によつて選択されたPLAからのデ
コード出力を選択し、且つそれを制御コード出力
線へロードするマルチプレクサ・ゲート手段であ
る。
〔実施例の説明〕
第１図を参照すると、本発明に従つて構成され
たデコード装置は、複数のPLA２０，２２，２
４を含む。動作コード記憶手段３０はPLA２０，
２２，２４（３個のPLAは例示的なものに過ぎ
ない）への線３１上に、デコードのために選択さ
れたOPコードを与える。OPコードの１部がデコ
ード・マルチプレクサ４０へ送られる。デコー
ド・マルチプレクサ４０はPLAで構成されてよ
い。デコード・マルチプレクサ４０は、与えられ
たOPコードの１部をデコードして、デコードさ
れたOPコードを与えるべきPLA２０−２４の１
つを選択する。これは、デコード・マルチプレク
サ４０から出る選択バス４１上の出力を使用し
て、選択されたPLAから出るデコードされたOP
コード出力を、Ｎ路マルチプレクサ４２を介して
制御コード・バス４４へゲート・スルーすること
によつてなされる。マルチプレクサ４２は、
PLA２０−２４の各々を他のPLAから電気的に
絶縁するように働く。
デコード・マルチプレクサ４０は、命令の種類
（命令クラス）を表示するOPコード部分をデコー
ドするように構成されるのが望ましい。PLA２
０−２４の各々は、１つの命令の種類をデコード
するように適合化される。命令クラスの例は、メ
モリ対メモリ命令、メモリ対レジスタ命令などで
ある。PLA２０−２４の各々は並列に動作して
OPコードをデコードし、それぞれ線２５上に制
御コード１を与え、線２７上に制御コード２を与
え、線２９上に制御コードＮを与える。しかし、
選択されたOPコードを正しい制御コードへデコ
ードするPLA２０−２４の出力のみが、マルチ
プレクサ４２を介して制御コード・バス４４へゲ
ートされる。
ここで第２図を参照すると、そこにはＮ路マル
チプレクサ４２の１つの実施例が示される。この
実施例では電界効果トランジスタ（FET）５０
−５７のアレイが使用され、これらのFETは
PLAの各々から来る２つの「積」項目ビツトを
多重化して、２つの制御ビツトをバス４４へゲー
トするのに十分なものである。勿論、PLAの数
が多くなれば、多くのビツトを処理するため、ア
レイを延長することができる。
デコード・マルチプレクサ４０から出る選択バ
ス４１は、選択線６１−６４を与える。線７１−
７４はそれぞれPLA２０、PLA２２、PLA２４
などから来る「積」項目ビツト０信号を与える。
線７５−７８は、それぞれPLA２０、PLA２２、
PLA２４などからの「積」項目ビツト１信号を
与える。
選択線６１は、PLA２０から来るビツト０及
び１に対応するFET５０及び５１のゲートへ接
続される。同様に、選択線６２は、FET５２，
５３のゲートへ接続され、選択線６３はFET５
４，５５のゲートへ接続され、選択線６４は
FET５６，５７のゲートへ接続される。FET５
０，５２，５４，５６の各々のソース端子は線７
９によつてFET８１のゲートへ接続される。
FET５１，５３，５５，５７の各々のソース端
子はFET８２のゲートへ接続される。FET５０
−５７が線６１−６４上の信号によつて選択され
る時、FETのソースはドレインへシヨートされ
（線７１−７８はFET５０−５７のドレイン端子
へ接続される。）、ゲートされた線７１−７８の上
にある正又は負の信号は、線７９，８０の接続さ
れた１つへ印加される。FET８３は負荷装置と
なる。FET８３はFET８１と組合せられて、制
御コード・バス４４のビツト０線８５へ負荷を与
えるため、線７９上の信号を増幅し且つ反転する
ために使用される。同様に、FET８２，８４は、
制御コード・バス４４のビツト１線８６へ負荷を
与えるため、線８０上の信号を増幅しかつ反転す
る。
【図面の簡単な説明】
第１図は本発明の装置を示す略図、第２図は第
１図のＮ路マルチプレクサ４２の内部を示す略図
である。 ２０，２２，２４……PLA（プログラム可能論
理アレイ）、３０……動作コード記憶手段、４０
……デコード・マルチプレクサ、４２……Ｎ路マ
ルチプレクサ。

Claims (1)

  1. 【特許請求の範囲】 １ コンピユータの動作コードをデコードしてそ
    の結果得られた制御コード信号を制御コード・バ
    スへ送るコンピユータのデコード装置において、 命令の種別ごとに設けられ、上記動作コード信
    号にそれぞれ応答し、デコードされた出力信号を
    それぞれ同時に発生する複数のプログラム可能論
    理アレイと、 上記動作コード信号に応答して上記命令の種別
    ごとに設けられたプログラム可能論理アレイの１
    つを選択して、該選択されたプログラム可能論理
    アレイから生じた上記出力信号を制御コード信号
    として上記制御コード・バスへゲートするマルチ
    プレクサとを具備することを特徴とするコンピユ
    ータのデコード装置。
JP57218493A 1982-02-22 1982-12-15 コンピユ−タのデコ−ド装置 Granted JPS58144262A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US350661 1982-02-22
US06/350,661 US4484268A (en) 1982-02-22 1982-02-22 Apparatus and method for decoding an operation code using a plurality of multiplexed programmable logic arrays

Publications (2)

Publication Number Publication Date
JPS58144262A JPS58144262A (ja) 1983-08-27
JPH0435778B2 true JPH0435778B2 (ja) 1992-06-12

Family

ID=23377668

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57218493A Granted JPS58144262A (ja) 1982-02-22 1982-12-15 コンピユ−タのデコ−ド装置

Country Status (4)

Country Link
US (1) US4484268A (ja)
EP (1) EP0087008B1 (ja)
JP (1) JPS58144262A (ja)
DE (1) DE3371576D1 (ja)

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Also Published As

Publication number Publication date
EP0087008B1 (en) 1987-05-13
JPS58144262A (ja) 1983-08-27
EP0087008A3 (en) 1983-11-16
EP0087008A2 (en) 1983-08-31
DE3371576D1 (en) 1987-06-19
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