JPH05334075A - ディジタルプロセッサ - Google Patents
ディジタルプロセッサInfo
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- JPH05334075A JPH05334075A JP4091308A JP9130892A JPH05334075A JP H05334075 A JPH05334075 A JP H05334075A JP 4091308 A JP4091308 A JP 4091308A JP 9130892 A JP9130892 A JP 9130892A JP H05334075 A JPH05334075 A JP H05334075A
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- control signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】 （修正有）
【目的】命令部の命令メモリの容量を低減する。
【構成】命令部１は、二つの制御フィールドの和（Ｃ＋
Ａ），（Ｃ＋Ｂ）で８ビット幅の命令語読出信号Ｓ３を
出力する命令メモリ３と、データ処理部２に制御信号Ｓ
４Ａ，Ｓ４Ｂと、互いに相手のイネーブル入力端Ｔｉに
イネーブル制御信号Ｓ５ｉ，Ｓ６ｉを供給する二つのデ
コード回路５，６とを有する。デコード回路５は、制御
フィールドの和（Ｃ＋Ａ）の８ビット幅の命令語読出信
号Ｓ３を入力して制御信号Ｓ４Ａを含んで出力するデコ
ード５ａと、イネーブル制御信号Ｓ６ｉをイネーブル入
力端Ｔｉに入力してイネーブル信号Ｓｉを出力するイネ
ーブル信号発生回路５ｃと、制御信号Ｓ４Ａを含んで入
力・保持してイネーブル節点Ｎｉに入力するイネーブル
信号Ｓｉで制御信号群Ｓ５の出力の有無が制御されるレ
ジスタ５ｂを有する。制御信号群Ｓ５は、従来の制御信
号Ｓ４Ａ，Ｓ４Ｃの他にイネーブル制御信号Ｓ５ｉを含
む。
Ａ），（Ｃ＋Ｂ）で８ビット幅の命令語読出信号Ｓ３を
出力する命令メモリ３と、データ処理部２に制御信号Ｓ
４Ａ，Ｓ４Ｂと、互いに相手のイネーブル入力端Ｔｉに
イネーブル制御信号Ｓ５ｉ，Ｓ６ｉを供給する二つのデ
コード回路５，６とを有する。デコード回路５は、制御
フィールドの和（Ｃ＋Ａ）の８ビット幅の命令語読出信
号Ｓ３を入力して制御信号Ｓ４Ａを含んで出力するデコ
ード５ａと、イネーブル制御信号Ｓ６ｉをイネーブル入
力端Ｔｉに入力してイネーブル信号Ｓｉを出力するイネ
ーブル信号発生回路５ｃと、制御信号Ｓ４Ａを含んで入
力・保持してイネーブル節点Ｎｉに入力するイネーブル
信号Ｓｉで制御信号群Ｓ５の出力の有無が制御されるレ
ジスタ５ｂを有する。制御信号群Ｓ５は、従来の制御信
号Ｓ４Ａ，Ｓ４Ｃの他にイネーブル制御信号Ｓ５ｉを含
む。
Description
【０００１】
【産業上の利用分野】本発明はディジタルプロセッサに
関し、特に命令部の命令メモリと命令デコード回路に関
する。
関し、特に命令部の命令メモリと命令デコード回路に関
する。
【０００２】
【従来の技術】近年、ディジタルプロセッサには性能を
向上させるために、複数の演算回路，メモリおよびバス
等を搭載したものが発表されてきている。そして、これ
らを同時に制御するために、一つの命令語のビット幅が
増加する傾向に伴い、命令部の命令メモリ容量の増大が
問題となって来た。
向上させるために、複数の演算回路，メモリおよびバス
等を搭載したものが発表されてきている。そして、これ
らを同時に制御するために、一つの命令語のビット幅が
増加する傾向に伴い、命令部の命令メモリ容量の増大が
問題となって来た。
【０００３】従来のディジタルプロセッサでは図２
（ａ）に示すように、命令部１ａとその制御信号群Ｓ４
ａを入力して演算動作するデータ処理部２を有してい
る。命令部１ａの命令メモリ３ａの命令語は、図２
（ｂ）に示すように三つの制御フィールドＡ，Ｂ，Ｃの
和の１３ビット幅で構成され、命令デコード回路４ａを
介して制御信号群Ｓ４ａにデコードされていた。
（ａ）に示すように、命令部１ａとその制御信号群Ｓ４
ａを入力して演算動作するデータ処理部２を有してい
る。命令部１ａの命令メモリ３ａの命令語は、図２
（ｂ）に示すように三つの制御フィールドＡ，Ｂ，Ｃの
和の１３ビット幅で構成され、命令デコード回路４ａを
介して制御信号群Ｓ４ａにデコードされていた。
【０００４】それらについては、例えば、ダビッド エ
イ パターソン（DAVID A. PATTERSON）,ジョン エル
ヘネシイ（JOHN L. HENNESSY）著、コンピュータ ア
ーキテクチャ （COMPUTER ARCHITECTURE - A QUANTITA
TIVE APPROACH）、モルガンカウフマン 出版社（MORGA
N KAUHMANN PUBLISHERS,INC ）、２０８頁、１９９０．
には詳細に記載されている。
イ パターソン（DAVID A. PATTERSON）,ジョン エル
ヘネシイ（JOHN L. HENNESSY）著、コンピュータ ア
ーキテクチャ （COMPUTER ARCHITECTURE - A QUANTITA
TIVE APPROACH）、モルガンカウフマン 出版社（MORGA
N KAUHMANN PUBLISHERS,INC ）、２０８頁、１９９０．
には詳細に記載されている。
【０００５】図２（ａ）に示すように、データ処理部２
は算術論理演算ユニット（以下、ＡＬＵと略す）２ａお
よび乗算器２ｂとの計２個の演算回路を有し、それぞれ
の制御に各５ビットの制御信号Ｓ４Ａ，Ｓ４Ｂが必要で
ある。そしてＡＬＵ２ａと乗算器２ｂが共通のバスＢＵ
Ｓ０，ＢＵＳ１からデータＤ０，Ｄ１を共通に入力する
ので、排他的にしか有効な動作を実行しない。
は算術論理演算ユニット（以下、ＡＬＵと略す）２ａお
よび乗算器２ｂとの計２個の演算回路を有し、それぞれ
の制御に各５ビットの制御信号Ｓ４Ａ，Ｓ４Ｂが必要で
ある。そしてＡＬＵ２ａと乗算器２ｂが共通のバスＢＵ
Ｓ０，ＢＵＳ１からデータＤ０，Ｄ１を共通に入力する
ので、排他的にしか有効な動作を実行しない。
【０００６】この場合の命令語、すなわち命令メモリ３
ａから出力する命令信号Ｓ３ａの１３ビットの上位３ビ
ットは図示してないが例えば分岐命令の制御を行う。ま
た、ＡＬＵ２ａあるいは乗算器２ｂのうち一方が有効動
作をしない命令語の場合には、その制御フィールドＢま
たはＣは命令メモリ３ａのブロック内に示すように、デ
ータの格納に使用されていない。
ａから出力する命令信号Ｓ３ａの１３ビットの上位３ビ
ットは図示してないが例えば分岐命令の制御を行う。ま
た、ＡＬＵ２ａあるいは乗算器２ｂのうち一方が有効動
作をしない命令語の場合には、その制御フィールドＢま
たはＣは命令メモリ３ａのブロック内に示すように、デ
ータの格納に使用されていない。
【０００７】
【発明が解決しようとする課題】上述の従来のデジタル
プロセッサは、近年の多機能化に対応するため、命令語
を格納する命令メモリの容量が増大し、コストも増大す
るという問題があった。
プロセッサは、近年の多機能化に対応するため、命令語
を格納する命令メモリの容量が増大し、コストも増大す
るという問題があった。
【０００８】本発明の目的は、命令部の命令メモリの容
量が低減されたディジタルプロセッサを提供することに
ある。
量が低減されたディジタルプロセッサを提供することに
ある。
【０００９】
【課題を解決するための手段】本発明のディジタルプロ
セッサは、演算・論理制御に対応するそれぞれの制御フ
ィールドに命令ビットを格納した命令メモリの所定の前
記命令ビットを組合せたビット幅を単位の命令語とし、
前記演算・論理制御時に前記命令メモリから出力する命
令語読出信号を入力してデータ処理部に制御信号を供給
する命令デコード回路を有する命令部を含み、前記制御
信号によってデータ処理をするデジタルプロセッサにお
いて、前記単位の命令語は、前記データ処理部の一つお
よび前記データ処理部以外の前記演算・論理制御に対応
する前記制御フィールドを有し、前記命令デコード回路
は前記命令語読出信号を入力してレジスタを介して前記
制御信号を出力しかつ互いのイネーブル入力端にイネー
ブル制御信号を交差して供給する二つのデコーダを有し
て構成されている。
セッサは、演算・論理制御に対応するそれぞれの制御フ
ィールドに命令ビットを格納した命令メモリの所定の前
記命令ビットを組合せたビット幅を単位の命令語とし、
前記演算・論理制御時に前記命令メモリから出力する命
令語読出信号を入力してデータ処理部に制御信号を供給
する命令デコード回路を有する命令部を含み、前記制御
信号によってデータ処理をするデジタルプロセッサにお
いて、前記単位の命令語は、前記データ処理部の一つお
よび前記データ処理部以外の前記演算・論理制御に対応
する前記制御フィールドを有し、前記命令デコード回路
は前記命令語読出信号を入力してレジスタを介して前記
制御信号を出力しかつ互いのイネーブル入力端にイネー
ブル制御信号を交差して供給する二つのデコーダを有し
て構成されている。
【００１０】また、本発明のディジタルプロセッサのデ
コーダ回路は、イネーブル入力端とレジスタのイネーブ
ル信号入力端との間に、論理ゲート回路を有するイネー
ブル信号発生回路を含んで構成されている。
コーダ回路は、イネーブル入力端とレジスタのイネーブ
ル信号入力端との間に、論理ゲート回路を有するイネー
ブル信号発生回路を含んで構成されている。
【００１１】
【実施例】次に図面を用いて本発明について詳細に説明
する。図１（ａ），（ｂ）は、本発明の一実施例のブロ
ック図およびデコード回路の回路図である。本実施例の
デジタルプッセサの命令部１は、二つの制御フィールド
の和（Ｃ＋Ａ），（Ｃ＋Ｂ）である８ビット幅の命令語
読出信号Ｓ３を出力する命令メモリ３と、命令語読出信
号Ｓ３ａを入力して、図２（ａ）に示した従来のデータ
処理部２に制御信号Ｓ４Ａ，Ｓ４Ｂと、さらに互いに相
手のイネーブル入力端Ｔｉにイネーブル制御信号Ｓ５
ｉ，Ｓ６ｉをそれぞれ供給する二つのデコード回路５，
６とを有している。
する。図１（ａ），（ｂ）は、本発明の一実施例のブロ
ック図およびデコード回路の回路図である。本実施例の
デジタルプッセサの命令部１は、二つの制御フィールド
の和（Ｃ＋Ａ），（Ｃ＋Ｂ）である８ビット幅の命令語
読出信号Ｓ３を出力する命令メモリ３と、命令語読出信
号Ｓ３ａを入力して、図２（ａ）に示した従来のデータ
処理部２に制御信号Ｓ４Ａ，Ｓ４Ｂと、さらに互いに相
手のイネーブル入力端Ｔｉにイネーブル制御信号Ｓ５
ｉ，Ｓ６ｉをそれぞれ供給する二つのデコード回路５，
６とを有している。
【００１２】デコード回路５は図１（ｂ）に示すよう
に、制御フィールドの和（Ｃ＋Ａ）の８ビット幅の命令
語読出信号Ｓ３を入力して制御信号Ｓ４Ａを含んで出力
するデコード５ａと、他方のイネーブル制御信号Ｓ６ｉ
をイネーブル入力端Ｔｉに入力してイネーブル信号Ｓｉ
を出力するイネーブル信号発生回路５ｃと、制御信号Ｓ
４Ａを含んで入力・保持してイネーブル節点Ｎｉに入力
するイネーブル信号Ｓｉによって制御信号群Ｓ５の出力
の有無が制御されるレジスタ５ｂとを有している。
に、制御フィールドの和（Ｃ＋Ａ）の８ビット幅の命令
語読出信号Ｓ３を入力して制御信号Ｓ４Ａを含んで出力
するデコード５ａと、他方のイネーブル制御信号Ｓ６ｉ
をイネーブル入力端Ｔｉに入力してイネーブル信号Ｓｉ
を出力するイネーブル信号発生回路５ｃと、制御信号Ｓ
４Ａを含んで入力・保持してイネーブル節点Ｎｉに入力
するイネーブル信号Ｓｉによって制御信号群Ｓ５の出力
の有無が制御されるレジスタ５ｂとを有している。
【００１３】ここで、制御信号群Ｓ５は、従来の制御信
号Ｓ４Ａ，Ｓ４Ｃの他にイネーブル制御信号Ｓ５ｉとを
含んでいる。なお、デコーダ５ａのデコード機能は図２
（ａ）に示した従来の命令デコード回路４ａのデコード
機能の約半分でよい。デコード回路６についてもデコー
ド回路５と同様である。
号Ｓ４Ａ，Ｓ４Ｃの他にイネーブル制御信号Ｓ５ｉとを
含んでいる。なお、デコーダ５ａのデコード機能は図２
（ａ）に示した従来の命令デコード回路４ａのデコード
機能の約半分でよい。デコード回路６についてもデコー
ド回路５と同様である。
【００１４】次にブロックの動作を説明する。このディ
ジタルプロセッサのリセット時、従って起動直後も、デ
コード回路５の命令デコード動作が有効であるとする。
つまり、命令デコード回路４に供給される８ビット幅の
命令語読出信号Ｓ３は、まずデコード回路５によってデ
コードされ、制御信号群Ｓ５が出力される。
ジタルプロセッサのリセット時、従って起動直後も、デ
コード回路５の命令デコード動作が有効であるとする。
つまり、命令デコード回路４に供給される８ビット幅の
命令語読出信号Ｓ３は、まずデコード回路５によってデ
コードされ、制御信号群Ｓ５が出力される。
【００１５】この動作は、他方のデコード回路６を有効
とする命令語読出信号Ｓ３が命令デコード回路４に供給
されて、イネーブル制御信号Ｓ６ｉによってデコード回
路５の命令デコード動作が無効になり、同時にデコード
回路６の命令デコード動作が有効になるまで継続する。
とする命令語読出信号Ｓ３が命令デコード回路４に供給
されて、イネーブル制御信号Ｓ６ｉによってデコード回
路５の命令デコード動作が無効になり、同時にデコード
回路６の命令デコード動作が有効になるまで継続する。
【００１６】例えば３２ビット幅の命令語の全ビット
が”１”の場合に、制御信号群Ｓ５のなかのデコード回
路６のイネーブル入力端Ｔｉに入力される１個のイネー
ブル制御信号Ｓ５ｉがアクティブになると、デコード回
路６のデコード動作が有効になり、反対にデコード回路
５のデコード動作が無効になる。同様にデコード回路６
の命令デコード動作は、デコード回路５を有効とするイ
ネーブル制御信号Ｓ６ｉがデコード回路６に供給される
まで有効となる。
が”１”の場合に、制御信号群Ｓ５のなかのデコード回
路６のイネーブル入力端Ｔｉに入力される１個のイネー
ブル制御信号Ｓ５ｉがアクティブになると、デコード回
路６のデコード動作が有効になり、反対にデコード回路
５のデコード動作が無効になる。同様にデコード回路６
の命令デコード動作は、デコード回路５を有効とするイ
ネーブル制御信号Ｓ６ｉがデコード回路６に供給される
まで有効となる。
【００１７】さらに具体的に説明すると、図２（ａ）に
示したデータ処理部２のように、ＡＬＵ２ａおよび乗算
器２ｂがそれぞれ５ビットの制御信号Ｓ４Ａ，Ｓ４Ｂに
よって制御され、その他の回路の動作は３ビット幅の制
御信号Ｓ４Ｃで制御される場合に、二つのデコード回路
５，６に対応する命令メモリ３ａのそれぞれの命令語
は、（Ｃ＋Ａ），（Ｃ＋Ｂ）なので１語当たり８ビット
幅となる。
示したデータ処理部２のように、ＡＬＵ２ａおよび乗算
器２ｂがそれぞれ５ビットの制御信号Ｓ４Ａ，Ｓ４Ｂに
よって制御され、その他の回路の動作は３ビット幅の制
御信号Ｓ４Ｃで制御される場合に、二つのデコード回路
５，６に対応する命令メモリ３ａのそれぞれの命令語
は、（Ｃ＋Ａ），（Ｃ＋Ｂ）なので１語当たり８ビット
幅となる。
【００１８】命令語の上位制御フィールドＣの３ビット
が全ビット”１”である場合に、デコード回路５，６の
有効・無効を排他的に切り替えるものと設定して、ＡＬ
Ｕ２ａと乗算器２ｂとを制御信号で切り替えて動作させ
る。
が全ビット”１”である場合に、デコード回路５，６の
有効・無効を排他的に切り替えるものと設定して、ＡＬ
Ｕ２ａと乗算器２ｂとを制御信号で切り替えて動作させ
る。
【００１９】本実施例では、従来の技術で述べたデジタ
ルプロセッサの命令メモリ３ａの制御フィールドに格納
していた１３ビット幅の単位の命令語が、８ビット幅の
単位の命令語の格納で済む。プロセッサのアーキテクチ
ャによっては、命令語の同一のビットパターンに対し
て、２通りの命令を割り当てることが可能となり、命令
語のビット幅を等価的に２倍近くまで利用することがで
きる。これは、本来必要とされる命令メモリの単位の命
令語のビット幅および命令メモリ容量を約半分に削減で
きる。
ルプロセッサの命令メモリ３ａの制御フィールドに格納
していた１３ビット幅の単位の命令語が、８ビット幅の
単位の命令語の格納で済む。プロセッサのアーキテクチ
ャによっては、命令語の同一のビットパターンに対し
て、２通りの命令を割り当てることが可能となり、命令
語のビット幅を等価的に２倍近くまで利用することがで
きる。これは、本来必要とされる命令メモリの単位の命
令語のビット幅および命令メモリ容量を約半分に削減で
きる。
【００２０】なお、他の実施例として、デコード回路５
のイネーブル信号発生回路５ｃに、入力したイネーブル
制御信号６ｉを直接イネーブル信号Ｓｉとしてイネーブ
ル節点Ｎｉに入力しても、あるいは論理ゲート回路を介
して所定の論理条件の場合にイネーブル信号Ｓｉを発生
してもよい。
のイネーブル信号発生回路５ｃに、入力したイネーブル
制御信号６ｉを直接イネーブル信号Ｓｉとしてイネーブ
ル節点Ｎｉに入力しても、あるいは論理ゲート回路を介
して所定の論理条件の場合にイネーブル信号Ｓｉを発生
してもよい。
【００２１】
【発明の効果】以上のように本発明は、ディジタルプロ
セッサの命令語を格納する命令メモリの容量を最大で半
分に削減することが出来るという効果がある。
セッサの命令語を格納する命令メモリの容量を最大で半
分に削減することが出来るという効果がある。
【図１】（ａ），（ｂ）はそれぞれ本発明の一実施例の
ブロック図およびデコーダの回路図である。
ブロック図およびデコーダの回路図である。
【図２】（ａ），（ｂ）はそれぞれ従来のデジタルプロ
セッサの一例のブロック図および命令語のビット構成図
である。
セッサの一例のブロック図および命令語のビット構成図
である。
１ 命令部 ２ データ処理部 ２ａ ＡＬＵ ２ｂ 乗算器 ３ 命令メモリ ４ 命令デコード回路 ５，６ デコード回路 ５ａ，６ａ デコーダ ５ｂ レジスタ ５ｃ イネーブル信号発生回路 Ａ，Ｂ，Ｃ 制御フィールド Ｎｉ イネーブル節点 Ｓ３ 命令語読出号 Ｓ４Ａ，Ｓ４Ｂ，Ｓ５，Ｓ６ 制御信号群 Ｓ５ｉ，Ｓ６ｉ イネーブル制御信号 Ｓｉ イネーブル信号 Ｔｉ イネーブル制御入力端
Claims (2)
- 【請求項１】 演算・論理制御に対応するそれぞれの制
御フィールドに命令ビットを格納した命令メモリの所定
の前記命令ビットを組合せたビット幅を単位の命令語と
し、前記演算・論理制御時に前記命令メモリから出力す
る命令語読出信号を入力してデータ処理部に制御信号を
供給する命令デコード回路を有する命令部を含み、前記
制御信号によってデータ処理をするデジタルプロセッサ
において、前記単位の命令語は、前記データ処理部の一
つおよび前記データ処理部以外の前記演算・論理制御に
対応する前記制御フィールドを有し、前記命令デコード
回路は前記命令語読出信号を入力してレジスタを介して
前記制御信号を出力しかつ互いのイネーブル入力端にイ
ネーブル制御信号を交差して供給する二つのデコーダを
有することを特徴とするディジタルプロセッサ。 - 【請求項２】 デコーダ回路は、イネーブル入力端とレ
ジスタのイネーブル信号入力端との間に、論理ゲート回
路を有するイネーブル信号発生回路を含むことを特徴と
する請求項１記載のディジタルプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4091308A JPH05334075A (ja) | 1992-04-13 | 1992-04-13 | ディジタルプロセッサ |
| DE4312090A DE4312090C2 (de) | 1992-04-13 | 1993-04-13 | Digitalprozessor |
| US08/047,579 US5410659A (en) | 1992-04-13 | 1993-04-13 | Digital processor with instruction memory of reduced storage size |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4091308A JPH05334075A (ja) | 1992-04-13 | 1992-04-13 | ディジタルプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334075A true JPH05334075A (ja) | 1993-12-17 |
Family
ID=14022843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4091308A Pending JPH05334075A (ja) | 1992-04-13 | 1992-04-13 | ディジタルプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5410659A (ja) |
| JP (1) | JPH05334075A (ja) |
| DE (1) | DE4312090C2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3369204B2 (ja) * | 1991-10-25 | 2003-01-20 | 株式会社東芝 | プログラマブルコントローラ |
| JPH1011289A (ja) * | 1996-06-19 | 1998-01-16 | Mitsubishi Electric Corp | 並列処理プロセッサにおける命令数拡張方法および並列処理プロセッサ |
| US6192465B1 (en) * | 1998-09-21 | 2001-02-20 | Advanced Micro Devices, Inc. | Using multiple decoders and a reorder queue to decode instructions out of order |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311806A (en) * | 1976-07-20 | 1978-02-02 | Fuaanesu Jiyuukou Kk | Furnace for heat treatment within atmosphere |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT944468B (it) * | 1971-12-29 | 1973-04-20 | Honeywell Inf Systems | Sistema di decodifica adattiva a piu livelli per microistruzioni |
| US4484268A (en) * | 1982-02-22 | 1984-11-20 | Thoma Nandor G | Apparatus and method for decoding an operation code using a plurality of multiplexed programmable logic arrays |
| JPS5932045A (ja) * | 1982-08-16 | 1984-02-21 | Hitachi Ltd | 情報処理装置 |
| GB8421066D0 (en) * | 1984-08-18 | 1984-09-19 | Int Computers Ltd | Microprogram control |
| JPS61170828A (ja) * | 1985-01-24 | 1986-08-01 | Hitachi Ltd | マイクロプログラム制御装置 |
| US5045995A (en) * | 1985-06-24 | 1991-09-03 | Vicom Systems, Inc. | Selective operation of processing elements in a single instruction multiple data stream (SIMD) computer system |
| US4890218A (en) * | 1986-07-02 | 1989-12-26 | Raytheon Company | Variable length instruction decoding apparatus having cross coupled first and second microengines |
| EP0358773B1 (en) * | 1988-01-27 | 1996-06-05 | Oki Electric Industry Company, Limited | Microcomputer |
| US5233675A (en) * | 1992-03-30 | 1993-08-03 | Porta Systems Corp. | Fiber optic adapter with replaceable attenuation means |
-
1992
- 1992-04-13 JP JP4091308A patent/JPH05334075A/ja active Pending
-
1993
- 1993-04-13 US US08/047,579 patent/US5410659A/en not_active Expired - Lifetime
- 1993-04-13 DE DE4312090A patent/DE4312090C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311806A (en) * | 1976-07-20 | 1978-02-02 | Fuaanesu Jiyuukou Kk | Furnace for heat treatment within atmosphere |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4312090C2 (de) | 1995-10-12 |
| US5410659A (en) | 1995-04-25 |
| DE4312090A1 (de) | 1993-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981124 |