JPH0512003A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPH0512003A JPH0512003A JP16326091A JP16326091A JPH0512003A JP H0512003 A JPH0512003 A JP H0512003A JP 16326091 A JP16326091 A JP 16326091A JP 16326091 A JP16326091 A JP 16326091A JP H0512003 A JPH0512003 A JP H0512003A
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- JP
- Japan
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- sub
- microinstruction
- control
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- Pending
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- 230000015654 memory Effects 0.000 claims description 49
- 230000004913 activation Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 2
- 238000003860 storage Methods 0.000 abstract 5
- 230000014759 maintenance of location Effects 0.000 abstract 4
- 230000010365 information processing Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 大型化したマイクロプログラムをＬＳＩに内
蔵可能とする。 【構成】 マイクロプログラムを格納する複数の副制御
記憶３１，３２，３３と、各副制御記憶から読出したマ
イクロ命令をそれぞれ格納する複数の副マイクロ命令レ
ジスタ４１，４２，４３と、各副マイクロ命令レジスタ
に格納されたマイクロ命令の一部をマイクロ命令を実行
するための制御信号に変換するデコーダ５１，５２，５
３と、各副制御記憶の起動アドレスを格納する主制御記
憶１０と、主制御記憶から読出した各副制御記憶の起動
アドレスを格納する主マイクロ命令レジスタ２０とを有
することを特徴とするマイクロプログラム制御方式。
蔵可能とする。 【構成】 マイクロプログラムを格納する複数の副制御
記憶３１，３２，３３と、各副制御記憶から読出したマ
イクロ命令をそれぞれ格納する複数の副マイクロ命令レ
ジスタ４１，４２，４３と、各副マイクロ命令レジスタ
に格納されたマイクロ命令の一部をマイクロ命令を実行
するための制御信号に変換するデコーダ５１，５２，５
３と、各副制御記憶の起動アドレスを格納する主制御記
憶１０と、主制御記憶から読出した各副制御記憶の起動
アドレスを格納する主マイクロ命令レジスタ２０とを有
することを特徴とするマイクロプログラム制御方式。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置のマイクロ
プログラム制御方式に関する。
プログラム制御方式に関する。
【０００２】
【従来の技術】従来のマイクロプログラム制御方式で
は、制御記憶から読み出したマイクロ命令をマイクロ命
令レジスタに格納し、その一部はデコーダによりデコー
ドされ、マイクロ命令を実行するための制御信号にな
る。同時にマイクロ命令レジスタに格納されたマイクロ
命令の一部は、制御記憶上のアドレスを特定し、次のマ
イクロ命令をマイクロ命令レジスタに格納するために使
用される。この一連の動作によりマイクロ命令の実行シ
ーケンスが形成され、情報処理装置のマイクロプログラ
ム制御が行われる。
は、制御記憶から読み出したマイクロ命令をマイクロ命
令レジスタに格納し、その一部はデコーダによりデコー
ドされ、マイクロ命令を実行するための制御信号にな
る。同時にマイクロ命令レジスタに格納されたマイクロ
命令の一部は、制御記憶上のアドレスを特定し、次のマ
イクロ命令をマイクロ命令レジスタに格納するために使
用される。この一連の動作によりマイクロ命令の実行シ
ーケンスが形成され、情報処理装置のマイクロプログラ
ム制御が行われる。
【０００３】ところで、近年の大型情報処理装置では高
速化のため複数のマイクロ命令を１ステップで実行する
水平型マイクロプログラム方式が用いられているが、さ
らに並列度を高めるためマイクロプログラム１ステップ
当りのビット幅が増加する傾向にある。また、演算の実
行だけでなく例えば例外処理などさまざまな制御をマイ
クロプログラムで行うために、マイクロプログラムのス
テップ数も増加する傾向にある。
速化のため複数のマイクロ命令を１ステップで実行する
水平型マイクロプログラム方式が用いられているが、さ
らに並列度を高めるためマイクロプログラム１ステップ
当りのビット幅が増加する傾向にある。また、演算の実
行だけでなく例えば例外処理などさまざまな制御をマイ
クロプログラムで行うために、マイクロプログラムのス
テップ数も増加する傾向にある。
【０００４】
【発明が解決しようとする課題】従来のマイクロプログ
ラム制御方式では、高速化のため、あるいはさまざまな
制御を行うため、マイクロプログラムの容量が増加する
ことにより、マイクロプログラムを格納する制御記憶が
大型化してしまうので、制御記憶をＬＳＩに内蔵するこ
とが困難となり、装置の小型化の妨げとなっているとい
う問題点がある。
ラム制御方式では、高速化のため、あるいはさまざまな
制御を行うため、マイクロプログラムの容量が増加する
ことにより、マイクロプログラムを格納する制御記憶が
大型化してしまうので、制御記憶をＬＳＩに内蔵するこ
とが困難となり、装置の小型化の妨げとなっているとい
う問題点がある。
【０００５】
【課題を解決するための手段】本発明のマイクロプログ
ラム制御方式は、マイクロプログラムを格納する複数の
副制御記憶と、各副制御記憶から読出したマイクロ命令
をそれぞれ格納する複数の副マイクロ命令レジスタと、
各副マイクロ命令レジスタに格納されたマイクロ命令の
一部をマイクロ命令を実行するための制御信号に変換す
るデコーダと、前記各副制御記憶の起動アドレスを格納
する主制御記憶と、主制御記憶から読出した各副制御記
憶の起動アドレスを格納する主マイクロ命令レジスタと
を有し、主マイクロ命令レジスタに格納された前記各副
制御記憶の起動アドレスによって前記各副制御記憶から
マイクロ命令を読出し、これらマイクロ命令の一部が各
副制御記憶の次実行アドレスとなるように構成したこと
を特徴とする。 実施
ラム制御方式は、マイクロプログラムを格納する複数の
副制御記憶と、各副制御記憶から読出したマイクロ命令
をそれぞれ格納する複数の副マイクロ命令レジスタと、
各副マイクロ命令レジスタに格納されたマイクロ命令の
一部をマイクロ命令を実行するための制御信号に変換す
るデコーダと、前記各副制御記憶の起動アドレスを格納
する主制御記憶と、主制御記憶から読出した各副制御記
憶の起動アドレスを格納する主マイクロ命令レジスタと
を有し、主マイクロ命令レジスタに格納された前記各副
制御記憶の起動アドレスによって前記各副制御記憶から
マイクロ命令を読出し、これらマイクロ命令の一部が各
副制御記憶の次実行アドレスとなるように構成したこと
を特徴とする。 実施
【実施例】図１は本発明の一実施例のブロック図であ
る。
る。
【０００６】図１を参照すると本実施例は、主制御記憶
１０，主マイクロ命令レジスタ２０，３つの副制御記憶
３１〜３３，３つの副マイクロ命令レジスタ４１〜４
３，３つのレコード５１〜５３からなる。
１０，主マイクロ命令レジスタ２０，３つの副制御記憶
３１〜３３，３つの副マイクロ命令レジスタ４１〜４
３，３つのレコード５１〜５３からなる。
【０００７】主制御記憶１０は、各副制御記憶３１，３
２，３３に対応する領域のみで構成され、各副制御記憶
３１，３２，３３のアドレスを記憶する。
２，３３に対応する領域のみで構成され、各副制御記憶
３１，３２，３３のアドレスを記憶する。
【０００８】ソフトウェア命令もしくは特定のマイクロ
プログラム処理ルーチンの開始時にのみ、信号１００が
オンになる。このとき、主制御記憶１０に格納されてい
る各副制御記憶３１，３２，３３の起動アドレスは主マ
イクロ命令レジスタ２０に読出され、各副制御記憶３
１，３２，３３を起動する。
プログラム処理ルーチンの開始時にのみ、信号１００が
オンになる。このとき、主制御記憶１０に格納されてい
る各副制御記憶３１，３２，３３の起動アドレスは主マ
イクロ命令レジスタ２０に読出され、各副制御記憶３
１，３２，３３を起動する。
【０００９】各副制御記憶３１から読出されたマイクロ
命令は副マイクロ命令レジスタ４１に格納される。副マ
イクロ命令レジスタ４１に格納されたマイクロ命令の一
部はデコーダ５１によりデコードされ、マイクロ命令を
実行するための制御信号５０１になる。その一方で副マ
イクロ命令レジスタ４１に格納されたマイクロ命令の一
部は次実行アドレス信号４０１となり、副制御記憶３１
の上のアドレスを特定し、次のマイクロ命令を副マイク
ロ命令レジスタ４１に格納する。副制御記憶３２及び副
制御記憶３３の動作も上述の副制御記憶３１の動作と同
様である。
命令は副マイクロ命令レジスタ４１に格納される。副マ
イクロ命令レジスタ４１に格納されたマイクロ命令の一
部はデコーダ５１によりデコードされ、マイクロ命令を
実行するための制御信号５０１になる。その一方で副マ
イクロ命令レジスタ４１に格納されたマイクロ命令の一
部は次実行アドレス信号４０１となり、副制御記憶３１
の上のアドレスを特定し、次のマイクロ命令を副マイク
ロ命令レジスタ４１に格納する。副制御記憶３２及び副
制御記憶３３の動作も上述の副制御記憶３１の動作と同
様である。
【００１０】このように、マイクロ命令から構成される
マイクロプログラムを複数の副制御記憶に分割して記憶
することにより、各々の副制御記憶の容量は小さくなる
ため、複数のＬＳＩにそれぞれ内蔵することが可能とな
る。また、主制御記憶は各副制御記憶のアドレスのみを
記憶し、各副制御記憶を起動する役割を持つことによ
り、制御記憶全体として縮退が可能となり、容量が小さ
くなる。
マイクロプログラムを複数の副制御記憶に分割して記憶
することにより、各々の副制御記憶の容量は小さくなる
ため、複数のＬＳＩにそれぞれ内蔵することが可能とな
る。また、主制御記憶は各副制御記憶のアドレスのみを
記憶し、各副制御記憶を起動する役割を持つことによ
り、制御記憶全体として縮退が可能となり、容量が小さ
くなる。
【００１１】
【発明の効果】本発明によりマイクロ命令から構成され
るマイクロプログラムを複数の副制御記憶に分割して記
憶し、主制御記憶は各副制御記憶のアドレスのみを記憶
して各副制御記憶を起動する役割を構成としたことによ
り、制御記憶全体の容量が小さくなるという効果があ
る。
るマイクロプログラムを複数の副制御記憶に分割して記
憶し、主制御記憶は各副制御記憶のアドレスのみを記憶
して各副制御記憶を起動する役割を構成としたことによ
り、制御記憶全体の容量が小さくなるという効果があ
る。
【図１】図１は本発明の一実施例を示す。
１０ 主制御記憶 ２０ 主マイクロ命令レジスタ ３１〜３３ 副制御記憶 ４１〜４３ 副マイクロ命令レジスタ ５１〜５３ デコーダ
Claims (1)
- 【特許請求の範囲】 【請求項１】 マイクロプログラムを格納する複数の副
制御記憶と、 各副制御記憶から読出したマイクロ命令をそれぞれ格納
する複数の副マイクロ命令レジスタと、 各副マイクロ命令レジスタに格納されたマイクロ命令の
一部をマイクロ命令を実行するための制御信号に変換す
るデコーダと、 前記各副制御記憶の起動アドレスを格納する主制御記憶
と、 主制御記憶から読出した各副制御記憶の起動アドレスを
格納する主マイクロ命令レジスタとを有し、 主マイクロ命令レジスタに格納された前記各副制御記憶
の起動アドレスによって前記各副制御記憶からマイクロ
命令を読出し、これらマイクロ命令の一部が各副制御記
憶の次実行アドレスとなるように構成したことを特徴と
するマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16326091A JPH0512003A (ja) | 1991-07-04 | 1991-07-04 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16326091A JPH0512003A (ja) | 1991-07-04 | 1991-07-04 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512003A true JPH0512003A (ja) | 1993-01-22 |
Family
ID=15770425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16326091A Pending JPH0512003A (ja) | 1991-07-04 | 1991-07-04 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512003A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08292903A (ja) * | 1995-04-21 | 1996-11-05 | Nec Corp | 情報処理装置 |
-
1991
- 1991-07-04 JP JP16326091A patent/JPH0512003A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08292903A (ja) * | 1995-04-21 | 1996-11-05 | Nec Corp | 情報処理装置 |
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