JPH04357879A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
- Publication number
- JPH04357879A JPH04357879A JP3132722A JP13272291A JPH04357879A JP H04357879 A JPH04357879 A JP H04357879A JP 3132722 A JP3132722 A JP 3132722A JP 13272291 A JP13272291 A JP 13272291A JP H04357879 A JPH04357879 A JP H04357879A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- insulating film
- film
- control gate
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、高集積化に適したフ
ラッシュＥ２ＰＲＯＭの不揮発性半導体メモリに関する
ものである。
ラッシュＥ２ＰＲＯＭの不揮発性半導体メモリに関する
ものである。
【０００２】
【従来の技術】従来この種メモリとしては、図２に示す
ものがある。図２において、ソース（２１）、ドレイン
（２２）を有するＳｉ基板（２３）上に第１絶縁膜（２
４）を介してフローティングゲート（２５）が配設され
、さらに第２絶縁膜（２６）を介してコントロールゲー
ト（２７）が配設され、さらに、第３絶縁膜（２８）を
介してセレクトゲート（２９）が配設されてメモリ（３
０）が構成されている。
ものがある。図２において、ソース（２１）、ドレイン
（２２）を有するＳｉ基板（２３）上に第１絶縁膜（２
４）を介してフローティングゲート（２５）が配設され
、さらに第２絶縁膜（２６）を介してコントロールゲー
ト（２７）が配設され、さらに、第３絶縁膜（２８）を
介してセレクトゲート（２９）が配設されてメモリ（３
０）が構成されている。
【０００３】また、フローティングゲート（２５）とセ
レクトゲート（２９）間の層間絶縁膜（３１）やコント
ロールゲート（２７）とセレクトゲート（２９）間の層
間絶縁膜（第３絶縁膜）（２８）には熱酸化膜を使用し
ている。
レクトゲート（２９）間の層間絶縁膜（３１）やコント
ロールゲート（２７）とセレクトゲート（２９）間の層
間絶縁膜（第３絶縁膜）（２８）には熱酸化膜を使用し
ている。
【０００４】
【発明が解決しようとする課題】しかし、従来の熱酸化
膜により形成されたメモリは、フローティングゲート（
２５）及びコントロールゲート（２７）のエッジ部分（
３２）での酸化膜厚が均一にならない（図３参照）ため
、ここに電界集中が起こり、層間絶縁膜の耐圧低下をま
ねく。また、熱酸化膜質改善には、１０００ｏＣ以上の
高温酸化が必要となり、高集積化メモリーには適さない
。
膜により形成されたメモリは、フローティングゲート（
２５）及びコントロールゲート（２７）のエッジ部分（
３２）での酸化膜厚が均一にならない（図３参照）ため
、ここに電界集中が起こり、層間絶縁膜の耐圧低下をま
ねく。また、熱酸化膜質改善には、１０００ｏＣ以上の
高温酸化が必要となり、高集積化メモリーには適さない
。
【０００５】
【課題を解決するための手段及び作用】この発明は、ソ
ース・ドレインを有する半導体基板上に、フローティン
グゲート及びコントロールゲートが順次配設され、これ
らフローティングゲート及びコントロールゲートを含む
下部ゲート部と、この下部ゲート部を覆うセレクトゲー
トとの間の層間絶縁膜をＯＮＯ膜とした不揮発性半導体
メモリである。
ース・ドレインを有する半導体基板上に、フローティン
グゲート及びコントロールゲートが順次配設され、これ
らフローティングゲート及びコントロールゲートを含む
下部ゲート部と、この下部ゲート部を覆うセレクトゲー
トとの間の層間絶縁膜をＯＮＯ膜とした不揮発性半導体
メモリである。
【０００６】すなわち、この発明は、フローティングゲ
ートとコントロールゲートを熱酸化後、ＳｉＮデポ、熱
酸化を行いＯＮＯ膜を形成することで、フローティング
ゲートとコントロールゲートを含む部分とセレクトゲー
トとの層間絶縁膜を形成してこれを同時にセレクトゲー
ト絶縁膜とすることで、簡単に高信頼性の絶縁膜を有す
るメモリを提供するものである。
ートとコントロールゲートを熱酸化後、ＳｉＮデポ、熱
酸化を行いＯＮＯ膜を形成することで、フローティング
ゲートとコントロールゲートを含む部分とセレクトゲー
トとの層間絶縁膜を形成してこれを同時にセレクトゲー
ト絶縁膜とすることで、簡単に高信頼性の絶縁膜を有す
るメモリを提供するものである。
【０００７】
【実施例】以下実施例について説明する。なお、この発
明はこれによって限定を受けるものではない。図１にお
いて、メモリセル（１）は、ソース（２）、ドレイン（
３）を有するＳｉ基板（４）上に第１絶縁膜（５）を介
してフローティングゲート（６）が配設され、さらに第
２絶縁膜（７）を介してコントロールゲート（８）が配
設され、さらにコントロールゲート（８）、フローティ
ングゲート（６）を含む部分と、これらを覆うセレクト
ゲート（９）間の第３絶縁膜（１０）としてＯＮＯ膜が
配設されてなる。このＯＮＯ膜（１０）はセレクトゲー
ト絶縁膜としても機能するものであり、下層のＳｉＯ２
膜（１１）、中層のＳｉＮ膜（１２）、上層のＳｉＯ２
膜（１３）からなる。
明はこれによって限定を受けるものではない。図１にお
いて、メモリセル（１）は、ソース（２）、ドレイン（
３）を有するＳｉ基板（４）上に第１絶縁膜（５）を介
してフローティングゲート（６）が配設され、さらに第
２絶縁膜（７）を介してコントロールゲート（８）が配
設され、さらにコントロールゲート（８）、フローティ
ングゲート（６）を含む部分と、これらを覆うセレクト
ゲート（９）間の第３絶縁膜（１０）としてＯＮＯ膜が
配設されてなる。このＯＮＯ膜（１０）はセレクトゲー
ト絶縁膜としても機能するものであり、下層のＳｉＯ２
膜（１１）、中層のＳｉＮ膜（１２）、上層のＳｉＯ２
膜（１３）からなる。
【０００８】以下製造方法について簡単に説明する。フ
ローティングゲート（６）とコントロールゲート（８）
をエッチングした後、セレクトゲート層の酸化膜を除去
した後、熱酸化を行う。この際、コントロールゲート（
８）上に１２０Åの熱酸化膜（１１）を形成する。次に
、ＳｉＮ膜（１２）をＣＶＤ法で２００Å厚に積層し、
その後、ＳｉＮ膜（１２）上を熱酸化して２０〜３０Å
の熱酸化膜（１３）を形成する。続いて、セレクトゲー
ト（９）をパターン形成する。
ローティングゲート（６）とコントロールゲート（８）
をエッチングした後、セレクトゲート層の酸化膜を除去
した後、熱酸化を行う。この際、コントロールゲート（
８）上に１２０Åの熱酸化膜（１１）を形成する。次に
、ＳｉＮ膜（１２）をＣＶＤ法で２００Å厚に積層し、
その後、ＳｉＮ膜（１２）上を熱酸化して２０〜３０Å
の熱酸化膜（１３）を形成する。続いて、セレクトゲー
ト（９）をパターン形成する。
【０００９】このように本実施例では、コントロールゲ
ート（８）とフローティングゲート（６）を含む部分と
これを覆うセレクトゲート（９）との間の層間絶縁膜（
１０）をＯＮＯ膜としたのでこの膜厚を均一にできると
ともに、ビットライン上をフローティングゲートパター
ンで完全に覆う構造としビットライン上のＳｉ基板（４
）の掘れを防止できる。
ート（８）とフローティングゲート（６）を含む部分と
これを覆うセレクトゲート（９）との間の層間絶縁膜（
１０）をＯＮＯ膜としたのでこの膜厚を均一にできると
ともに、ビットライン上をフローティングゲートパター
ンで完全に覆う構造としビットライン上のＳｉ基板（４
）の掘れを防止できる。
【００１０】
【発明の効果】以上のようにこの発明によれば、コント
ロールゲートとフローティングゲートを含む部分と、こ
れを覆うセレクトゲートとの間の層間絶縁膜をＯＮＯ膜
としたので、層間絶縁膜としての膜厚を均一にできるの
で、高信頼性のメモリを実現できる。
ロールゲートとフローティングゲートを含む部分と、こ
れを覆うセレクトゲートとの間の層間絶縁膜をＯＮＯ膜
としたので、層間絶縁膜としての膜厚を均一にできるの
で、高信頼性のメモリを実現できる。
【図１】この発明の一実施例を示す構成説明図である。
【図２】従来例を示す構成説明図である。
【図３】従来例を示す要部構成説明図である。
１． メモリ
２． ソース
３． ドレイン
４． Ｓｉ基板
６． フローティングゲート
７． コントロールゲート
９． セレクトゲート
１０． ＯＮＯ膜
Claims (1)
- 【請求項１】 ソース・ドレインを有する半導体基板
上に、フローティングゲート及びコントロールゲートが
順次配設され、これらフローティングゲート及びコント
ロールゲートを含む下部ゲート部と、この下部ゲート部
を覆うセレクトゲートとの間の層間絶縁膜をＯＮＯ膜と
した不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132722A JPH04357879A (ja) | 1991-06-04 | 1991-06-04 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132722A JPH04357879A (ja) | 1991-06-04 | 1991-06-04 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04357879A true JPH04357879A (ja) | 1992-12-10 |
Family
ID=15088056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132722A Pending JPH04357879A (ja) | 1991-06-04 | 1991-06-04 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04357879A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392310B1 (en) * | 1997-07-16 | 2002-05-21 | Fujitsu Limited | Semiconductor device having a reduced leakage current and a fabrication process thereof |
| JP2002524860A (ja) * | 1998-08-28 | 2002-08-06 | クリー インコーポレイテッド | 炭化珪素半導体構造における積層誘電体 |
| US7095085B2 (en) * | 1999-04-26 | 2006-08-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing the same |
| US7180129B2 (en) * | 2000-06-15 | 2007-02-20 | Samsung Electronics Co., Ltd. | Semiconductor device including insulating layer |
-
1991
- 1991-06-04 JP JP3132722A patent/JPH04357879A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392310B1 (en) * | 1997-07-16 | 2002-05-21 | Fujitsu Limited | Semiconductor device having a reduced leakage current and a fabrication process thereof |
| JP2002524860A (ja) * | 1998-08-28 | 2002-08-06 | クリー インコーポレイテッド | 炭化珪素半導体構造における積層誘電体 |
| JP5021860B2 (ja) * | 1998-08-28 | 2012-09-12 | クリー インコーポレイテッド | 炭化珪素半導体構造における積層誘電体 |
| US7095085B2 (en) * | 1999-04-26 | 2006-08-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing the same |
| US7180129B2 (en) * | 2000-06-15 | 2007-02-20 | Samsung Electronics Co., Ltd. | Semiconductor device including insulating layer |
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