JPH022684A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH022684A JPH022684A JP63148752A JP14875288A JPH022684A JP H022684 A JPH022684 A JP H022684A JP 63148752 A JP63148752 A JP 63148752A JP 14875288 A JP14875288 A JP 14875288A JP H022684 A JPH022684 A JP H022684A
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- Japan
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- floating gate
- protection electrode
- gate
- nonvolatile semiconductor
- semiconductor memory
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- Pending
Links
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- 230000001681 protective effect Effects 0.000 claims description 15
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置に関し、特に表面が制
御ゲートで覆われていない浮遊ゲ、−トを有する不揮発
性半導体記憶装置に関する。
御ゲートで覆われていない浮遊ゲ、−トを有する不揮発
性半導体記憶装置に関する。
従来、この種の不揮発性半導体記憶装置においては、特
に制御ゲートを単一の不純物拡散層で形成した単層ゲー
ト電極構造の不揮発性半導体記憶装置においては、２層
に積層したゲート電極構造と違い、浮遊ゲート表面が制
御ゲートに覆われておらず、浮遊ゲート上は一般的なＭ
Ｏ３型トランジスタと同様に眉間絶縁膜およびパッシベ
ーション膜のみが形成されている。
に制御ゲートを単一の不純物拡散層で形成した単層ゲー
ト電極構造の不揮発性半導体記憶装置においては、２層
に積層したゲート電極構造と違い、浮遊ゲート表面が制
御ゲートに覆われておらず、浮遊ゲート上は一般的なＭ
Ｏ３型トランジスタと同様に眉間絶縁膜およびパッシベ
ーション膜のみが形成されている。
上述した従来の単層ゲート電極構造の不揮発性半導体装
置においては、浮遊ゲートが制御ゲートで覆われていな
いことにより、以下の欠点を有する。すなわち、不揮発
性半導体記憶装置は、浮遊ゲートに電荷（電子）を定常
状態に比べ過剰にあるいは過小の状態に保持することに
より不揮発性を得ているものであるが、この電荷の保持
特性は、（１）浮遊ゲートに蓄積された自己電界による
放出、（２）熱励起による放出、（３）可動イオンが浮
遊ゲートに集まることによる蓄積電荷の中相により決定
される。ところで、上述の（１）および（２）について
は２層積層ゲート構造の不揮発性半導体装置の場合も同
様に起きるが、（３〉については、単層ゲート電極構造
の不揮発性半導体装置のように浮遊ゲートが制御ゲート
で覆われておらず、特に可動イオン（特にＮａ＋等アル
カリ陽イオン）が経時変化により、チップ内に侵入し浮
遊ゲート表面に集まるゲート構造の場合に蓄積電荷（電
子）と中和したような状態となるので、結果的に浮遊ゲ
ート中の電荷は消失したと等価となり記憶保持特性が著
しく劣るものとなる。このように、従来の単層ゲート電
極構造の不揮発性半導体装置では、電荷の保持特性が２
層積Ｒ構造型に比べ著しく劣るという欠点を有する。
置においては、浮遊ゲートが制御ゲートで覆われていな
いことにより、以下の欠点を有する。すなわち、不揮発
性半導体記憶装置は、浮遊ゲートに電荷（電子）を定常
状態に比べ過剰にあるいは過小の状態に保持することに
より不揮発性を得ているものであるが、この電荷の保持
特性は、（１）浮遊ゲートに蓄積された自己電界による
放出、（２）熱励起による放出、（３）可動イオンが浮
遊ゲートに集まることによる蓄積電荷の中相により決定
される。ところで、上述の（１）および（２）について
は２層積層ゲート構造の不揮発性半導体装置の場合も同
様に起きるが、（３〉については、単層ゲート電極構造
の不揮発性半導体装置のように浮遊ゲートが制御ゲート
で覆われておらず、特に可動イオン（特にＮａ＋等アル
カリ陽イオン）が経時変化により、チップ内に侵入し浮
遊ゲート表面に集まるゲート構造の場合に蓄積電荷（電
子）と中和したような状態となるので、結果的に浮遊ゲ
ート中の電荷は消失したと等価となり記憶保持特性が著
しく劣るものとなる。このように、従来の単層ゲート電
極構造の不揮発性半導体装置では、電荷の保持特性が２
層積Ｒ構造型に比べ著しく劣るという欠点を有する。
本発明の目的は、上記の情況に鑑み、電荷保持特性の極
めて良好な単層ゲート電極構造メモリ・セルから成る不
揮発性半導体装置装πを提供することである。
めて良好な単層ゲート電極構造メモリ・セルから成る不
揮発性半導体装置装πを提供することである。
本発明によれば、表面が制御ゲートで覆われていない浮
遊ゲートを有する不揮発性半導体記憶装置は、前記浮遊
ゲート表面に絶縁膜を介して保護電極を設け、前記保護
電極を最低電位に接続することを含んで構成される。
遊ゲートを有する不揮発性半導体記憶装置は、前記浮遊
ゲート表面に絶縁膜を介して保護電極を設け、前記保護
電極を最低電位に接続することを含んで構成される。
〔実施例〕
以下図面を参照して本発明の詳細な説明する。
第１図（ａ＞および（ｂ）はそれぞれ本発明の一実施例
を示す不揮発性半導体記憶装置の部分平面図およびその
Ａ−Ａ’断面図である。本実施例によれば、保護電極１
が不純物拡散層よりなるワード線り、浮遊ゲート２．ソ
ース線５およびデイジット線４からなる電気的消去型単
層ゲート不揮発性半導体記憶素子の浮遊ゲート２上に形
成され、さらにこの保護電極１は最低電極に接続される
。上記実施例の装置構造はつぎのようにして形成したも
のである。
を示す不揮発性半導体記憶装置の部分平面図およびその
Ａ−Ａ’断面図である。本実施例によれば、保護電極１
が不純物拡散層よりなるワード線り、浮遊ゲート２．ソ
ース線５およびデイジット線４からなる電気的消去型単
層ゲート不揮発性半導体記憶素子の浮遊ゲート２上に形
成され、さらにこの保護電極１は最低電極に接続される
。上記実施例の装置構造はつぎのようにして形成したも
のである。
第１図（ｂ）を参照すると、例えばＰ型半導体基板１０
上にフィールド酸化膜を形成し、次にワード線不純物層
３．メモリ・セルのソース領域１１及びドレイン領域１
２の不純物層を、例えば、フォトリソグラフィー技術、
イオン注入技術及び熱処理等により形成する。次に第１
のゲート酸化膜７を形成し、さらにトンネル窓６の開口
及び第２のゲート酸化膜８を形成し、ついで浮遊ゲート
２を、例えば、ＬＰＣＶＤ法により形成した多結晶シリ
コン層内に不純物を導入した後、フォトリソグラフィー
技術を用いて形成する。この後、層間絶縁膜９を膜厚１
０００〜８０００人に常圧ＣＶＤ法を用いて形成し、つ
いで、例えば、Ｌ Ｐ ＣＶ Ｄ法により多結晶シリコ
ン層を形成して不純物を導入し、更にフォトリソグラフ
ィー技術及びエツチング技術により保護電極１を形成し
たものである。このように、制御ゲートの覆われていな
い浮遊ゲート２上に保護電極１を形成し、さらに最低電
位に接続することにより、経時変化等によりチップ内に
侵入した陽イオンを保護電極１内に集めることができる
ので、浮遊ゲート２への影響を無くすことが可能となる
。
上にフィールド酸化膜を形成し、次にワード線不純物層
３．メモリ・セルのソース領域１１及びドレイン領域１
２の不純物層を、例えば、フォトリソグラフィー技術、
イオン注入技術及び熱処理等により形成する。次に第１
のゲート酸化膜７を形成し、さらにトンネル窓６の開口
及び第２のゲート酸化膜８を形成し、ついで浮遊ゲート
２を、例えば、ＬＰＣＶＤ法により形成した多結晶シリ
コン層内に不純物を導入した後、フォトリソグラフィー
技術を用いて形成する。この後、層間絶縁膜９を膜厚１
０００〜８０００人に常圧ＣＶＤ法を用いて形成し、つ
いで、例えば、Ｌ Ｐ ＣＶ Ｄ法により多結晶シリコ
ン層を形成して不純物を導入し、更にフォトリソグラフ
ィー技術及びエツチング技術により保護電極１を形成し
たものである。このように、制御ゲートの覆われていな
い浮遊ゲート２上に保護電極１を形成し、さらに最低電
位に接続することにより、経時変化等によりチップ内に
侵入した陽イオンを保護電極１内に集めることができる
ので、浮遊ゲート２への影響を無くすことが可能となる
。
第２図は本発明の他の実施例を示す不揮発性記憶装置の
部分平面図である。本実施例によれば、第１のゲート電
極２５．浮遊ゲート２３．第２のゲート電極２６．ソー
ス領域２１およびドレイン領域２７からなる３層多結晶
シリコン型不揮発性半導体記憶素子の浮遊ゲート２３上
に保護電極２４が形成され、さらにこの保護電極２４は
最低電位に接続される。上記実施例の装置構造は、前実
施例と同様な方法で製造することができ、容易に保護電
極２４を形成することが可能である。本実施例によれば
、前実施例同様経時変化等によりチップ内に侵入した陽
イオンを保護電極に集めることができ、浮遊ゲートへの
影響を無くすことができるので、長期信頼性を得ること
ができる。
部分平面図である。本実施例によれば、第１のゲート電
極２５．浮遊ゲート２３．第２のゲート電極２６．ソー
ス領域２１およびドレイン領域２７からなる３層多結晶
シリコン型不揮発性半導体記憶素子の浮遊ゲート２３上
に保護電極２４が形成され、さらにこの保護電極２４は
最低電位に接続される。上記実施例の装置構造は、前実
施例と同様な方法で製造することができ、容易に保護電
極２４を形成することが可能である。本実施例によれば
、前実施例同様経時変化等によりチップ内に侵入した陽
イオンを保護電極に集めることができ、浮遊ゲートへの
影響を無くすことができるので、長期信頼性を得ること
ができる。
以上説明したように、本発明によれば、制御ゲートで覆
われていない浮遊ゲートを有する不揮発性半導体記憶素
子に層間絶縁膜を介して保護ゲートを形成し、さらにチ
ップの最低電位に接続することにより、経時変化等によ
るチップ内へのアルカリ陽イオンの侵入に対し、保護電
極に陽イオンを集め、浮遊ゲートへの陽イオンの影響を
無くすことが可能となるので、従来問題とされた陽イオ
ンによる電荷の見かけ上の消失を無くすことができる。
われていない浮遊ゲートを有する不揮発性半導体記憶素
子に層間絶縁膜を介して保護ゲートを形成し、さらにチ
ップの最低電位に接続することにより、経時変化等によ
るチップ内へのアルカリ陽イオンの侵入に対し、保護電
極に陽イオンを集め、浮遊ゲートへの陽イオンの影響を
無くすことが可能となるので、従来問題とされた陽イオ
ンによる電荷の見かけ上の消失を無くすことができる。
すなわち、長期記憶保持の信頼度を顕著に向上させるこ
とが可能となる６
とが可能となる６
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
を示す不揮発性半導体記憶装置の部分平面図およびその
Ａ−Ａ’断面図、第２図は本発明の他の実施例を示す不
揮発性半導体記憶装置の部分平面図である。 １．２４・・・保護電極、２．２３・・・浮遊ゲート、
３・・・ワード線不純物層、４，２２・・・デイジット
線、５・・・ソース線、６・・・トンネル窓、７・・・
第１のゲート酸化膜、８・・・第２のゲート酸化膜、９
・・・層間絶縁膜、１０・・・半導体基板、１１．２１
・・・ソース、１２．２７・・・ドレイン、２５・・・
第１のゲート電極、２６・・・第２のゲート電極。
を示す不揮発性半導体記憶装置の部分平面図およびその
Ａ−Ａ’断面図、第２図は本発明の他の実施例を示す不
揮発性半導体記憶装置の部分平面図である。 １．２４・・・保護電極、２．２３・・・浮遊ゲート、
３・・・ワード線不純物層、４，２２・・・デイジット
線、５・・・ソース線、６・・・トンネル窓、７・・・
第１のゲート酸化膜、８・・・第２のゲート酸化膜、９
・・・層間絶縁膜、１０・・・半導体基板、１１．２１
・・・ソース、１２．２７・・・ドレイン、２５・・・
第１のゲート電極、２６・・・第２のゲート電極。
Claims (1)
- 表面が制御ゲートで覆われていない浮遊ゲートを有す
る不揮発性半導体記憶装置において、前記浮遊ゲート表
面に絶縁膜を介して保護電極を設け、前記保護電極を最
低電位に接続することを特徴とする不揮発性半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148752A JPH022684A (ja) | 1988-06-15 | 1988-06-15 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148752A JPH022684A (ja) | 1988-06-15 | 1988-06-15 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022684A true JPH022684A (ja) | 1990-01-08 |
Family
ID=15459840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148752A Pending JPH022684A (ja) | 1988-06-15 | 1988-06-15 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022684A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0820102A3 (en) * | 1996-07-17 | 1998-05-06 | Nec Corporation | Read-only semiconductor memory device |
| US6751138B2 (en) | 1990-07-12 | 2004-06-15 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| US6818942B2 (en) | 2002-01-21 | 2004-11-16 | Denso Corporation | Non-volatile semiconductor storage device having conductive layer surrounding floating gate |
-
1988
- 1988-06-15 JP JP63148752A patent/JPH022684A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751138B2 (en) | 1990-07-12 | 2004-06-15 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| US7002830B2 (en) | 1990-07-12 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7212425B2 (en) | 1990-07-12 | 2007-05-01 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7336535B2 (en) | 1990-07-12 | 2008-02-26 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| EP0820102A3 (en) * | 1996-07-17 | 1998-05-06 | Nec Corporation | Read-only semiconductor memory device |
| US5892258A (en) * | 1996-07-17 | 1999-04-06 | Nec Corporation | Read-only semiconductor memory device |
| US6818942B2 (en) | 2002-01-21 | 2004-11-16 | Denso Corporation | Non-volatile semiconductor storage device having conductive layer surrounding floating gate |
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