JPH03283468A - 不揮発性メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する書替え可能
なメモリセルを用いた不揮発性半導体記憶装置の製造方
法に関する。

（従来の技術） 第４図（ａ）　、　（ｂ）は、それぞれ従来のＥＥＴＭ
Ｏ８型のメモリセル構造を示す平面図とそのＡ−Ａ″断
面図を示している。この構造は、素子分離されたｐ型す
コン基板３１のチャンネル領域全面にトンネル電流が流
れ得る薄い第１ゲート絶縁膜３４が形成され、この上に
浮遊ゲート３５が形成され、この上に更に第２ゲート絶
縁膜３６を介して制御ゲート３７が形成されている。３
２．３３はそれぞれソース、ドレインである。

第５図（ａ）　、　（ｂ）を用いて第４図に示したメモ
リセルの製造工程を説明する。まず、ｐ型シリコン基板
３１に通常の工程に従って素子分離絶縁膜（図示せず）
を形成した後熱酸化法によって５０〜２００人のシリコ
ン酸化膜からなるトンネル絶縁膜３４を全面に形成し、
次いで全面に浮遊ゲートを形成するための第１層多結晶
シリコン膜３５を堆積形成する。第１層多結晶シリコン
膜３５は例えばＬＰＣＶＤ法によって５００〜４０００
人の厚さに形成する。またこの第１層多結晶シリコン膜
３５には導電性を付与する為、リンまたは砒素などの不
純物をドーピングする。

全面に第２ゲート絶縁膜（層間絶縁膜）３６を形成する
。この第２ゲート絶縁膜３６は例えば、シリコン酸化膜
−シリコン窒化膜−シリコン酸化膜の三重層とする。す
なわち、第１層多結晶シリコン膜３５の熱酸化により８
０〜２００人の第１のシリコン酸化膜を形成し、この上
にＣＶＤ法によって８０〜２００人のシリコン窒化膜を
堆積する。そしてこの後窒化膜表面にさらに熱酸化によ
って８０〜２００人の第２のシリコン酸化膜を形成する
。その後全面に制御ゲートを形成するための第２層多結
晶シリコン８３７を５００〜４０００人堆積し、これに
第１層多結晶シリコン膜と同様に不純物をドーピングす
る（第５図（ａ））。

この後、通常ＰＥＰ工程を経て反応性イオンエツチング
によって第２層多結晶シリコン膜３７、第２ゲート絶縁
膜３６および第１層多結晶シリコン膜３５を順次エツチ
ングして、制御ゲート３７および浮遊ゲート３５を分離
形成する（第５図（ｂ））。次にイオン注入によってソ
ースおよびドレインを自己整合的に形成する。

次に（第５図（Ｃ））のように熱酸化法によって後酸化
工程として浮遊ゲート３５、および制御ゲートトの露出
表面を酸化し、酸化膜３８を形成する。

この後酸化工程の目的は、浮遊ゲート３５下端を丸く酸
化させることによって電界の集中を防ぎサーフェスブレ
イクダウン等に基く耐圧を向上させることと、熱酸化法
によって得られる良質な酸化膜によって、後工程で形成
されるＣＶＤ酸化膜やリンドープしたシリケートガラス
（Ｐ　Ｓ　Ｇ）層等からの不純物の侵入を遮へいするこ
とにある。

しかしながらこのような酸化は第２の絶縁膜３６を介し
て対向する、制御ゲートと浮遊ゲートの端部も同時に酸
化され、端部分での酸化膜厚を厚くしてしまう。

（発明が解決しようとする課題） 上述のように、従来の不揮発性半導体記憶装置の製造方
法では耐圧を良くするため、浮遊ゲート下端を酸化する
ことによって電界集中が生じない形状にしている。

しかしなから、この酸化工程によって、同時に、第２の
絶縁膜を介して対向する制御ゲートと浮遊ゲート端も酸
化されてしまう。このことによって、両ゲート端部間で
の第２の絶縁膜厚が増加し、制御ゲートと浮遊ゲート間
容量が減少してＦＥＴＭＯ８の注入、放出特性を劣化さ
せる。またメモリセルの微細化と共にその影響は大きく
なる。

本発明は上記の点に鑑みなされたもので、上述のような
制御ゲートと浮遊ゲート間容量の減少を軽減する。不揮
発性半導体記憶装置の製造方法を提供することを目的と
する。

［発明の構成］ （課題を解決するための手段） 本発明に係る不揮発性半導体記憶装置の製造方法は、半
導体基板上に選択エツチングによって制御ゲートおよび
浮遊ゲートを形成した後、このゲートに対して自己整合
的に前記半導体基板表面を選択エツチングする工程を有
することを特徴とする。

（作用） 本発明の不揮発性半導体記憶装置の製造方法によれば半
導体基板をエツチングした後、後酸化を行うが、従来の
ように半導体基板をエツチングしない場合に比較して浮
遊ゲート下端近傍の半導体基板表面の直接酸素雰囲気に
さらされる領域が増え、その領域は容易に酸化され、浮
遊ゲート下端の実効的なトンネル酸化膜が増加し、耐圧
が向上する。

従って、従来より短い、後酸化時間でも、従来と同等の
耐圧のトンネル酸化膜が形成できる。

この後酸化時間の短縮によって、浮遊ゲートと制御ゲー
ト間の容量の低下を招く浮遊ゲートと制御ゲート端部で
の酸化が軽減され、注入、放出特性の劣化を防ぐことが
できる。

（実施例） 以下本発明の第１の実施例第１図（ａ）　、　（ｂ）を
用いて説明する。

まずｐ型ｓｉ基板１に通常工程に従って素子分離絶縁膜
を形成した後、熱酸化法によって５０〜２００人のシリ
コン酸化膜からなるトンネル絶縁膜４を選択的に形成し
、次いで全面に浮遊ゲートを形成するための第１層多結
晶シリコン膜５を堆積形成する。第１層多結晶シリコン
膜５は例えばＬＰＣＶＤ法によって５００〜４０００人
の厚さに形成する。またこの第１層多結晶シリコン膜５
には導電性を付与する為、リンまたは砒素などの不純物
をドーピングする。

次にこの状態で反応性イオンエツチング法によって第１
層多結晶シリコン膜５をエツチングして、素子分離領域
上に浮遊ゲート分離用の溝を形成する（図示せず）。

次に全面に第２ゲート絶縁膜（層間絶縁膜）６を形成す
る。この第２ゲート絶縁膜６は例えば、シリコン酸化膜
−シリコン窒化膜−シリコン酸化膜の三重層とする。す
なわち、第１層多結晶シリコン膜５の熱酸化により８０
〜２００人の第１のシリコン酸化膜を形成し、この上に
ＣＶＤ法によって８０〜２００人のシリコン窒化膜を堆
積する。

そして、この後窒化膜表面にさらに熱酸化によって８０
〜２００人の第２のシリコン酸化膜を形成する。その後
全面に制御ゲートを形成するための第２層多結晶シリコ
ン膜７を５００〜４０００人堆積し、これに第１層多結
晶シリコン膜同様に不純物をドーピングする（第１図（
ａ））。

この後、通常のＰＥＰ工程を経てレジスト等のマスクパ
ターン７ａを用いた反応性イオンエツチングによって第
２層多結晶シリコン膜７、第２ゲート絶縁膜６および第
１層多結晶シリコン膜５を順次エツチングして、制御ゲ
ート７および浮遊ゲート５を分離形成する。

次にイオン注入によってソース８、ドレイン９を自己整
合的に形成する（第１図（ｂ７））。

次に制御ゲート７および浮遊ゲート５の分離形成後に用
いたマスクパターン７ａを引き続き使用して、半導体基
板をエツチングする（第１図（Ｃ））。

次に熱酸化法によってメモリセル表面を酸化し、酸化膜
を形成する（図１　（ｄ））。

又、半導体基板１は直接酸素雰囲気にさらされるので容
易に酸化が進み、浮遊ゲート５端での実効的な酸化膜厚
みが増大する。この実施例によれば従来の同等の耐圧を
維持しなから熱酸化の時間を短縮できるので、第２の絶
縁膜を介して対向する制御ゲートと浮遊ゲート端部の酸
化を軽減できる。

次に第２図（ａ）〜（ｂ）本発明による第２の実施例を
示す。ｐ型ｓｉ基板１に通常の工程にしたがって素子分
離絶縁膜を形成した後、熱酸化法によって５０〜２００
人のシリコン酸化膜からなるトンネル絶縁膜４を全面に
形成し、次いで全面に浮遊ゲートを形成するための第１
層多結晶シリコン膜５を堆積形成する。第１層多結晶シ
リコン膜５は例えばＬＰＣＶＤ法によって５００〜４０
００人の厚さに形成する。またこの第１層多結晶シリコ
ン膜５には導電性を付与する為、リンまたは砒素などの
不純物をドーピングする。

次にこの状態で反応性イオンエツチング法によって第１
層多結晶シリコン膜５をエツチングして、素子分離領域
上に浮遊ゲート分離用の溝を形成する（図示せず）。次
に全面第２ゲート絶縁膜（層間絶縁膜）６を形成する。

この第２ゲート絶縁膜６は例えば、シリコン酸化膜−シ
リコン窒化膜−シリコン酸化膜の三重層とする。すなわ
ち、第１層多結晶シリコン膜５の熱酸化により８０〜２
００人の第１のシリコン酸化膜を形成し、この上にＣＶ
Ｄ法によって８０〜２００人のシリコン窒化膜を堆積す
る。そしてこの後窒化膜表面にさらに熱酸化によって８
０〜２００人の第２のシリコン酸化膜を形成する。その
後全面に制御ゲートを形成するための第２多結晶シリコ
ン膜７を５００〜４０００人堆積し、これに第１層多結
晶シリコン膜と同様に不純物をドーピングする。

次に上記第２層多結晶シリコン膜上にＣＶＤ法によって
第２のシリコン窒化膜１３例えば１０００人程度０堆積
する（第２図（ａ））。

この後、通常のＰＥＰ工程を経て反応性イオンエツチン
グによって第２のシリコン窒化膜１３、第２層多結晶シ
リコン膜７、第２ゲート絶縁膜６および第１層多結晶シ
リコン膜５を順次エツチングして、制御ゲート７および
浮遊ゲート５を分離形成する。ここでイオン注入によっ
てソース８．ドレイン９を自己整合的に形成する。

次に全面にＣＶＤ法によって第３のシリコン窒化膜１４
を堆積させる（第２図（ｂ））。次に異方性エツチング
によって前記第３のシリコン窒化膜１４をエツチングし
制御ゲートおよび浮遊ゲートの側壁に第３のシリコン窒
化膜１４層を残置する（第２図（Ｃ））。

この時制御ゲート７上部は第２のシリコン窒化膜１３で
おおわれており、制御ゲート７および浮遊ゲート５の側
壁は表面をシリコン窒か膜１４でおおわれる。

次に、上記シリコン窒化膜１３をマスクに半導体基板１
のソース、ドレインを例えば５０〜２０００人エツチン
グする（第２図（ｄ））。次に後酸化を行い、基板１表
面に酸化膜１８を形成する（第２図（ｅ））。

ここで、第２ゲート絶縁膜６端部近傍はシリコン窒化膜
１４におおわれているため、ゲート端部酸化はおこらな
いが浮遊ゲート５端部近傍の半導体半導体基板は酸化さ
れ、浮遊ゲート５端部での実効的なトンネル酸化膜４厚
が増加するため耐圧は向上する。

また、第３図に示すように、基板１として、ｎ型シリコ
ン基板１を用い、このメモリセルアレイ領域にｐ型ウェ
ル１□を形成し、このｐ型ウェル１□内に上記第１の実
施例と同様にしてメモリセルを形成することもできる。

ｐ型ウェル１２は例えば全メモリセルアレイ領域に共通
でもよいし、或いは適当なメモリアレイ・ブロック毎に
別々に形成してもよい。また、第２の実施例と同様にし
てもよい。

また実施例では、一つのメモリセル部のみ説明したが、
セルアレイの方式は、ビット線には一つずつメモリセル
を接続し、ワード線方向には複数のメモリセルの制御ゲ
ートを共通にするＮＯＲ型としてもよいし、複数のメモ
リセルをソース、ドレインを隣接するもの同志で共用す
る形で直列接続してＮＡＮＤ型としてもよい。

また第１層および第２層導電気体膜は、ｐｏｌｙｓ１１
モリブデンシリサイドタングステンシリサイド、その他
金属膜等からなる多層膜でもよい。

その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することが可能である。

［発明の効果］ 以上の様に本発明によれば、後酸化工程によってゲート
端部が酸化され、浮遊ゲートと制御ゲート間容量が減少
することによっておこる。注入、放出特性の劣化を軽減
することが可能となる。

【図面の簡単な説明】

第１図は本発明による第１の実施例を説明するための工
程断面図、 第２図は本発明による第２の実施例を説明するための工
程断面図、 第３図は本発明による第３の実施例を説明するための工
程断面図、 第４図、第５図は従来のＦ　Ｅ　ＴＭＯＳの構造を説明
するための説明図である。 １・・・ｐ型シリコン基板、２・・・素子分離絶縁膜、
３・・・第１ゲート絶縁膜、４・・・トンネル絶縁膜、
５・・・第１層多結晶シリコン膜、６・・・第２ゲート
絶縁膜（層間絶縁膜）、７・・・第２層多結晶シリコン
膜、８，９・・・ｎ″″型拡散拡散層８・・・後酸化膜
、１３゜１４・・・シリコン窒化膜。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の素子領域の一部に第１の絶縁膜、第
   １の導体膜、第２の絶縁膜、第２の導体膜、をこの順で
   積層して形成する工程と、前記第１、第２の絶縁膜及び
   導体膜をエッチングし、積層パターンを形成する工程と
   、次いでこれらの膜をマスクにして前記基板表面をエッ
   チングする工程と、その後、酸化を行う工程とを含む不
   揮発性メモリ装置の製造方法。
2. （２）前記積層パターンを形成する工程の後、全面に窒
   化膜を形成した後、方向性エッチングにより前記積層パ
   ターンの側壁に窒化膜を残存せしめ、その後、酸化を行
   う工程を含む請求項１記載の不揮発性メモリ装置の製造
   方法。