JPH0435911B2

JPH0435911B2 -

Info

Publication number: JPH0435911B2
Application number: JP60064541A
Authority: JP
Inventors: Mitsutaka Morimoto; Juji Okuto
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-03-28
Filing date: 1985-03-28
Publication date: 1992-06-12
Also published as: JPS61224351A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はダイナミツク型MIS半導体記憶素子と
その製造方法に関する。

（従来技術とその問題点）近来半導体記憶素子の高集積化、高密度化の傾
向が盛んであり、それに伴つて素子の微細化が進
められているが、微細加工技術の進展はリソグラ
フイ技術等を始めとして多くの面で各種技術的困
難に直面している。また、特にダイナミツク型ラ
ンダムアクセスメモリ（以下DRAM）と略記す
る）の代表的構造であるトランジスタを１つと蓄
電用容量１つからなる１トランジスタメモリセル
では、蓄電容量を小さくできないため、その微細
化はさらに難しい問題に直面しており、各種新技
法が検討されているものの、1982年12月に米国ワ
シントンで開催されたIEDM（国際電子素子会議）
論文予稿集806ページから807ページに「Ａ
CORRUGATED CAPACITANCE CELL
（CCC）FOR MEGABIT DYNAMIC MOS
MEMORIES」と題してスナミ（H.SUNAMI）
等により発表された論文においては、蓄電用容量
の一部を基板単結晶に溝型凹みを設けて素子面積
の減少をはかると共に約１ミクロン程度の設計基
準を採用して従来のダイナミツク型MOS半導体
記憶素子より素子面積を大幅に減少しているもの
の、その素子面積は、周辺の分離領域を含めて約
21平方ミクロン程度であり、かりにこの構造を用
いて４メガビツトの記憶回路を作成しようとする
と記憶素子部分だけで88平方ミリ程度と、かなり
大面積になつてしまう。

（発明の目的）本発明はこのような従来の欠点を除去して、同
一設計基準で従来の素子より圧倒的に素子面積を
減少させ、しかも制御用トランジスタのチヤネル
部が電気的に基板と接続された半導体記憶素子並
びにその製造方法を提供することにある。

（発明の構成）本発明によれば、第１導電型シリコン単結晶基
板の表面に、第２導電型の第１のシリコン層で構
成された柱状構造を有し、更にその柱状構造の周
囲に基板と電気的に接続されしかもその上面が柱
状構造上面とほぼ同じである第１導電型の第１の
シリコンを有し、柱状構造とその周囲の前記第１
導電型シリコンとの界面の少くとも部分領域に絶
縁膜が設けられているか又は全く設けられていな
い状態であり、前記第１導電型の第１シリコンの
上面の少くとも一部分とその両隣りの前記柱状構
造の上面の一部とにまたがる第１導電型の第２の
シリコン層を有し、その他の上面には絶縁膜が設
けられ、前記第２のシリコン層の一側面に薄い絶
縁膜が形成され、この薄い絶縁膜に接して導体層
が設けられ、前記第２のシリコン層の上面に第２
導電型層が設けられていることを特徴とする半導
体記憶素子が得られる。

○イ更に本発明によれば第１導電型の単結晶シリ
コン基板上に第２導電型単結晶シリコン層が形
成されたものに対して、所望の領域を柱状に残
して基板に届く迄シリコン層を除去し、 ○ロ露出されたシリコンの表面を絶縁膜で覆い、 ○ハ前記柱状化した領域外のシリコン基板上面の
絶縁膜を選択的に除去し、 ○ニ柱状部のほぼ上面迄、凹部に第１導電型の第
１の単結晶もしくは多結晶シリコンまたはそれ
らの組み合わせを埋め込み、 ○ホ表面全体を絶縁膜で覆い、 ○ヘ柱状部の上面の一部並びに凹部への埋め込み
層上面の一部にまたがるゲート電極となる導体
層を形成し、 ○ト導体層側面にゲート絶縁膜を被着し、 ○チ導体層で覆われてない柱状部上面のシリコン
表面とそれに隣りあい導体層で覆われてない埋
め込み層上面の一部のシリコン表面の双方を前
記○ホで示した絶縁膜を選択的にエツチングする
ことで露出し、 ○リ少くとも当該露出シリコン表面上に第１の導
電型の第２の単結晶もしくは多結晶シリコン層
を形成し、 ○ヌ該シリコン層上面に不純物を添加して第２導
電型拡散層を形成することを特徴とする半導体記憶素子の製造方法が得られ
る。

更に本発明等によれば、○イ第１導電型の単結
晶シリコン基板の所望の領域のシリコン層を所望
の深さ迄除去して柱状の穴を形成し、 ○ロ露出したシリコン面を絶縁膜でおおい、 ○ハ柱状穴の底面又はそれを含む部分の絶縁膜を
除去し、 ○ニ穴のほぼ上面迄をその途中で第１の導電型か
ら第２の導電型に変化するような不純物分布を
有するシリコン単結晶又は多結晶シリコンまた
はその組合せで埋め込み、 ○ホ上面全体を絶縁膜で覆い、 ○ヘ柱状部外の上面の一部並びに凹部への埋め込
み層上面の一部にまたがりゲート電極となる導
体層を形成し、 ○ト導体層側面にゲート絶縁膜を被着し、 ○チ導体層で覆われてない柱状部外の上面のシリ
コン表面とそれに隣りあい導体層で覆われてな
い埋め込み層上面の一部のシリコン表面の双方
を前記○ホで示した絶縁膜を選択的にエツチング
することで露出し、 ○リ少くとも当該露出シリコン表面上に第１の導
電型の第２の単結晶もしくは多結晶シリコン層
を形成し、 ○ヌ該シリコン層上面に不純物を添加して第２導
電型の拡散層を前記ゲート電極と重なる程度
に、ことを特徴とする半導体記憶素子の製造方法が得
られる。

更に本発明によれば○イ第１導電型の単結晶シリ
コン基板上に第２導電型単結晶シリコン層が形成
されたものに対して、所望の領域を柱状に残して
基板に届く迄シリコン層を除去し、 ○ロ露出したシリコンの表面を絶縁膜で覆い、 ○ハ前記基板から柱状化した領域外のシリコン基
板上面の絶縁膜を選択的に除去し、 ○ニ柱状部のほぼ上面迄、凹部に第１導電型の第
１の単結晶もしくは多結晶シリコンまたはそれ
らの組み合わせを埋め込み又は、○イ〜○ニ迄の代りに ○ホ第１導電型の単結晶シリコン基板上の所望の
領域のシリコン層を所望の深さ迄除去し、柱状
の穴を設け、 ○ヘ露出したシリコン表面を絶縁膜でおおい、 ○ト柱状穴の底面又はそれを含む部分の絶縁膜を
除去し、 ○チ穴のほぼ上面迄をその途中で第１の導電型か
ら第２の導電型に変化するような不純物分布を
有するシリコン単結晶又は多結晶シリコンまた
はその組合せで埋め込み、の手段で作成された構造に対して、 ○リ全面に第１導電型のシリコン層を成長させて
少なくとも単結晶シリコンの上には、単結晶シ
リコンをエピタキシヤル成長させて第２の導電
型領域の上では、第１の導電型層の底部が第２
の導電型になるようにし、 ○ヌ次に、第１の導電型の基板と第２の導電型埋
めこみ層とを下層に含む領域の第１の導電型単
結晶シリコン層を残して○オに於て成長させた他
の領域を除去し、 ○ル露出したシリコン表面に薄い絶縁膜を成長さ
せ、 ○イその後第１の導電型単結晶シリコン層の一側
面に第１及び第２の導電型領域を含む部分にゲ
ート電極となる導体を付着させ、 ○ワ第１の導電型シリコン層上面に不純物を添加
することにより、第２の導電型拡散層を前記ゲ
ート電極に重なる程度に形成することを特徴とする半導体記憶素子の製造方法が得
られる更に本発明によれば、○イ第１導電型の単結晶シ
リコン基板上に第２導電型単結晶シリコン層が形
成されたものに対して、所望の領域を柱状に残し
て基板に届く迄シリコン層を除去し、 ○ロ露出されたシリコンの表面を絶縁膜で覆い、 ○ハ前記柱状化した領域外のシリコン基板上面の
絶縁膜を選択的に除去し、 ○ニ柱状部のほぼ上面迄、凹部に第１導電型の第
１の単結晶もしくは多結晶シリコンはそれらの
組み合わせを埋め込み、又は、○イ〜○ニ迄の代りに ○ホ第１導電型の単結晶シリコン基板上の所望の
領域のシリコン層を所望の深さ迄除去し、柱状
の穴を設け、 ○ヘ露出したシリコン表面を絶縁膜でおおい、 ○ト柱状穴の底面又はそれを含む部分の絶縁膜を
除去し、 ○チ穴の表面迄をその途中で第１の導電型から第
２の導電型に変化するような不純物分布を有す
るシリコン単結晶又は多結晶シリコンまたはそ
の組合せで埋め込み、の手段で作成された構造に対して ○リその表面に絶縁物を堆積し、 ○ヌ絶縁物に下層の第１と第２の導電層領域を含
む開口部を設け ○ル開口部内に第１の導電型のシリコンを成長さ
せ、下層の第２導電型領域の上では第１の導電
型層の底部が第２の導電型になるようにし ○オ露出したシリコン表面に第１の導電型の不純
物を添加し ○ワ表面凹部に絶縁物を埋め込み、 ○カ露出したシリコン表面に第２の導電領域を形
成し、 ○ヨ下層に第２の導電領域を含む部分に存在する
上層のシリコン領域の１部を含む領域を除去
し、 ○タその表面にゲート絶縁物を作成し、 ○レ表面凹部にゲート電極となる導体をうめ込ん
だことを特徴とする半導体記憶素子の製造方法
が得られる。

（実施例）以下本発明の実施例を図面を参照しながら詳細
に説明する。

第１図は本発明の実施例の１つを示す一部切り
欠き斜視図で、４個分の記憶素子を同時に示して
いる。１０１はＰ型単結晶シリコン基板、１０２
は基板１０１に垂直な柱状ｎ型単結晶シリコン、
１０３は埋め込まれたＰ型シリコン、１０４はｎ
型柱状単結晶シリコン１０２の垂直側壁を取り囲
みかつ埋め込まれたＰ型シリコン１０３との間に
MIS容量を形成する絶縁薄膜、１０５はｎ型柱状
単結晶シリコン１０２上面の一部並びに埋め込ま
れたＰ型シリコン１０３の上面の一部とを覆つて
形成された絶縁膜、１０６は制御用MISトランジ
スタのゲート電極となりワード線となるｎ＋型シ
リコン層、１０７は制御用トランジスタのチヤネ
ル部となるＰ型単結晶シリコン層であり、２本の
柱状のｎ型単結晶シリコン１０２にまたがりかつ
該柱状のｎ型単結晶シリコン上面のうち前記絶縁
膜１０５で覆われてない部分に接し、更に、当該
２本の柱状ｎ型単結晶シリコン間に挟まれる埋め
込まれたＰ型シリコン上面の少くとも一部にも接
する形で設けられる。そのためチヤネル部が基板
１０１と電気的に接続される。

１０８は当該Ｐ型シリコン層上に設けられたｎ
型シリコン層である。１０９はゲート絶縁膜、１
１０はＰ型シリコン積層内１０７にｎ型柱状単結
晶シリコン１０２上部から不純物が拡散すること
により形成されるｎ型部分である。１０８と１０
２，１１０がソース・ドレイン電極となる。

１１１は層間絶縁膜、１１２は金属配線であり
ｎ型層１０８と接続してビツト線となる。

このようにしてダイナミツク型メモリセルが構
成される。

MIS容量を形成する絶縁薄膜１０４は、Ｐ型シ
リコン１０３を埋め込む前に形成されるが、ｎ型
柱状単結晶シリコンとＰ型シリコン基板とのPn
接合を完全に覆つた１０４ａの如き場合と前記
Pn接合を覆い切つていない１０４ｂの如き場合
とが絶縁薄膜の一部除去工程の際起こりうる。

従つて前者の場合は蓄電用容量は大部分はMIS
型の容量となり、後者の場合は一部がMIS型、他
の１部がPn接合型となる。これらの容量は柱状
部分の周囲長と、ｎ型層１０２とＰ型層１０３の
重なり合う高さとの積で表わされる面積と、柱状
部分断面積の和に従つて変化するので柱状部分断
面積を小さくしても、ｎ型層１０２とＰ型層１０
３の重なり合いの高さを大きくすることで蓄電容
量として充分に大きいものが得られる利点があ
る。本構造を用いれば、設計基準をＦとした時最
小占有面積5F²（2F×2.5F）にまで小さくでき高
密度化が達成可能である。

以下本実施例をさらに具体的に示した例を本願
第２の発明（製造方法）と共に第２図を参照しな
がら説明する。

第２図ａは、Ｐ型単結晶シリコン基板２０１上
に厚さ約4μm、濃度〜10¹⁸cm^-3のｎ型シリコン層
２０２をエピタキシヤル成長した基板を用い、マ
スク材（ここでは厚いSiO₂膜）を用いて反応性
イオンエツチング（RIE）等の異方性エツチング
により当該基板のメモリセルとなる部分を5μm程
度垂直に堀り込み、横方向3μmピツチ、縦方向
3.75μmピツチに配列された短辺1.5μm×長辺
2.25μmの角柱パターンを形成した状態を示す。

第２図ｂは当該角柱パターン側壁に厚さ100Å
程度の熱酸化膜および厚さ100Å程度の減圧CVD
シリコン窒化膜よりなる２層絶縁膜２０４を形成
し、溝部の底面の単結晶シリコン基板上にも堆積
している前記絶縁膜を異方性エツチングを使つて
選択的に除去する。角柱パターンが垂直から少し
斜めになつているかエツチングの異方性がやや悪
いと第１図１０４ｂに示すように選択エピタキシ
ヤル成長法（原料ガスSi₂Cl₂＋HCl，950℃，
0.3μm／分）により溝部を２×10¹⁶cm^-3でどのＰ
型シリコン層２０３で埋め込んだ状態を示す。

次に表面全体を厚さ2000Åのシリコン酸化膜２
０５で一旦覆つたのち、高濃度のｎ型不純物をド
ープした厚さ2μm程度の多結晶シリコン層２０６
を堆積し、前記角柱上面の一部を覆う形で制御容
量MOSトランジスタのゲート電極つまりワード
線として形成する。ワード線は角柱パターンの長
辺方向に走り、幅1μmであり平面的にみてほぼそ
の端部が角柱の端部と一致するように形成する。

このあと熱酸化により厚さ200Åのうすいゲー
ト酸化膜２０９を当該多結晶シリコンパターン側
壁に形成し、該多結晶シリコンにより一方向の２
辺が規定され、それに直交する２辺は別途フオト
レジスト工程で決まる矩形の開孔を設ける。

（第２図ｃ）この開孔は２本の角柱にまたが
り、当該２本の角柱に挟まれた埋め込みＰ型層２
０３上面にも掛つた形で形成される。

開口部の寸法は長辺2.5μm、短辺2.25μmであ
る。この実施例では短辺は角柱の長辺と位置をほ
ぼ一致させている。この短辺の寸法でMOSトラ
ンジスタのチヤネル幅がほぼ規定される。

この開口部の短辺は角柱の長辺より少し大きく
てもまた少し小さくてもよい。

次に前記開孔部から濃度２×10¹⁶cm^-3程度のＰ
型層２０７を選択エピタキシヤル法で成長した。
（第２図ｄ）。このＰ型層が２つのMOSトランジ
スタのチヤネル部となる。Ｐ型層の濃度がｎ型角
柱部分の濃度より低い状態に設定してあるのでエ
ピタキシヤルの際の加熱によつてｎ型不純物の拡
散によりＰ型層の一部が厚さ0.2μmかそれ以上ｎ
型層２１０に転換される。

従つてゲート酸化膜２０９をはさんでゲート電
極とｎ型層２１０が重なるのでオフセツトがなく
てすむ。次いで砒素イオン注入等で厚さ0.3μm程
度のn⁺層２０８を形成する。２つのｎ型層２０
８，２１０間の距離が実効チヤネル長である。

このあとシリコン酸化膜２０５が露出している
部分をCVD法やRFバイアススパツタ法、シリカ
塗布法などでうめこむ。そのあと全面に層間絶縁
膜を形成し、n⁺層２０８をビツト線となるアル
ミ配線を行なえば第１図の構造を得る。

次に、本願第３の発明（製造方法）の実施例を
第３図を参照しながら説明する。

第２の発明とのちがいはソース・ドレイン電極
のうち深い部分に形成する方（第２図の２０２に
相当）を、シリコン基板を堀りこみ、その穴にシ
リコンを埋めこむ形で形成することである。

第３図ａは、Ｐ型単結晶シリコン基板３０１の
一部分を厚いシリコン酸化膜等をマスクに、RIE
等の異方性エツチングにより5μm程度垂直に堀り
込み、横方向3μmピツチ、縦方向3.75μmピツチ
に配列された1.5μm×2.25μmの角柱上の穴を形成
したのち、当該柱状穴側壁に厚さ100Å程度の熱
酸化膜および厚さ100Å程度のCVD窒化膜よりな
る絶縁膜３０４を形成し、穴の底面上にも堆積し
ている前記絶縁膜を選択的に異方性エツチングで
除去した状態を示す。

第３図ｂは選択エピタキシヤル成長法により、
前記柱状穴部分をＰ型の単結晶シリコン層３２１
続いてｎ型の単結晶シリコン層３０２で埋め込ん
だ状態を示す。この状態は、前記製造方法の第１
の実施例を示した第２図のｂの状態に相当し、以
降は該第２図ｃ，ｄの工程を経ることにより、第
１図の構造を得ることができる。

次に、本願第４の発明（製造方法）の実施例を
第４図を参照しながら説明する。

第４図ａは、前記２つの製造方法の実施例のい
ずれかの一部の工程を経ることにより、第２図の
ｂの状態または第３図のｂの状態を得たのち、エ
ピタキシヤル成長法等により、厚さ2μm程度、濃
度が２×10¹⁶cm^-3程度のＰ型単結晶シリコン４０
７を表面全体にわたつて形成した状態を示す。こ
の時の加熱により10¹⁸cm^-3程度あるいはそれ以上
の濃度のｎ型柱状領域４０２からの不純物の拡散
により、該ｎ型領域の上面に接するＰ型単結晶シ
リコン４０７の底部の１部はｎ型領域４１０に転
換される。

第４図ｂは、縦方向に隣接する２つのｎ型柱状
領域４０２の上面の各々一部とそれらに挟まれた
Ｐ型シリコン基板４０１の上面の一部に接する領
域のＰ型単結晶シリコン４０７を残し他の領域の
前記エピタキシヤル成長等による成長層を異方性
エツチングにより除去した状態を示す。４０７が
制御容量ｎチヤネルMOSトランジスタのチヤネ
ルとなる。

第４図ｃは、露出しているシリコン表面全体に
シリコン酸化膜４０９を熱酸化法等により厚さ
200Åていど形成した状態を示す。Ｐ型単結晶シ
リコン４０７の側壁はMISトランジスタを構成す
ることになるので、当該側壁上のシリコン酸化膜
はゲート絶縁膜となる。

水平面上の膜厚は、ゲート電極との間の容量低
減のためゲート膜とは別途厚いシリコン酸化膜を
形成する場合もあり得る。第４図ｄは高濃度のｎ
型不純物をドープした厚さ2μm程度の多結晶シリ
コン層をCVD法等で蒸着したのち、ゲート電極
４０６として形成した。このあとイオン注入法に
より砒素等を前記Ｐ型シリコン単結晶成長層４０
７の上面に0.3μm程度の厚さドープすることによ
りMISトランジスタの電極となる高濃度のn⁺層
４０８を形成した状態を示す。以下、層間絶縁膜
を施し、n⁺層にビツト線となすアルミ配線を行
なえば第１図の構造を得る。

次に、本願第５の発明（製造方法）の実施例を
第５図を参照しながら説明する。

第５図ａは、本願第２、第３の発明の製造方法
の実施例のいずれかの１部の工程を経ることによ
り、第２図のｂの状態または第３図ｂの状態を得
たのち、表面全体に厚さ1000Åのシリコン酸化膜
５０５を熱酸化法等で形成し、２つの柱状ｎ型単
結晶領域５０２の各々の上面の１部または全部お
よびそれらによつて挟まれるＰ型シリコン領域５
０３上面にまたがる開口を設けた状態を示す。

第５図ｂは、当該開口部上に選択エピタキシヤ
ル成長法により厚さが2μm程度、濃度が２×10¹⁶
cm^-3程度のＰ型シリコン層５０７を形成したの
ち、シリコン酸化膜５０５を除去し、通常の熱拡
散法で露出シリコン表面全体に渡つてボロンを５
×10¹⁶cm^-3程度の濃度に拡散したＰ型ドープ層５
２３（チヤネルストツパとなる）を形成した状態
を示す。この時、10¹⁸cm^-3程度以上の高濃度のｎ
型柱状領域５０２の露出した上面はＰ型には転換
されないままで保たれ、Ｐ型エピタキシヤル成長
層５０７の下面のうち、ｎ型柱状領域５０２上面
に接する部分には該ｎ型柱状領域からｎ型不純物
が拡散することによりｎ型ドープ層５１０が形成
される。ボロンを拡散するときシリコン酸化膜を
除去しなくてもよい。

第５図ｃは、前記エピタキシヤル成長層間の凹
部を気相成長法、RFバイアススパツタ法、シリ
カ塗布法等でシリコン酸化膜５１１で埋め込んだ
状態を示す。

次に、前記Ｐ型シリコン成長層の上面に10¹⁸cm
^−３程度以上のn⁺型ドープ層５０８を砒素等のイオ
ン注入により形成する。このあとｎ型柱状領域５
０２上の前記シリコン５０７，５２３，５１０の
１部並びに、前記凹部を埋め込んだシリコン酸化
膜の一部を除去することにより、横方向に延びる
溝を設ける。エツチング後のシリコン層の側面で
はＰ型ドープ層５２３は除去されＰ型シリコン層
５０７が露出している。この側面並びに下層の露
出シリコン表面にゲート膜となる薄いシリコン酸
化膜５０９を熱酸化法で形成したのち、溝部に高
濃度にｎ型不純物をドープした厚さ2μm程度の多
結晶シリコン層をゲート電極５０６としてCVD
法で形成する。（第５図ｄ）以下、層間絶縁膜を施し、n⁺層にビツト線と
なすアルミ配線を行なえば概ね第１図の構造を得
る。第１図の場合と、当実施例との若干の違いは
Ｐ型ドープ層５２３の存在であり、当該ドープ層
のため、前記エピタキシヤル成長層側壁に形成さ
れる寄生MISトランジスタのリーク電流抑制効果
が期待できる。

以上本発明の１つの実施例について説明したが
実施例のＰ型とｎ型とを入れ換えても同様の効果
が得られる。

また、ゲート電極１０７，２０７には多結晶シ
リコンの代わりにタングステン、モリブデン、ケ
タン等の高融点金属、もしくはそれらの硅化物、
更にはそれらの多層構造を用いることが可能であ
る。ただし、高融点金属の場合は薄い絶縁膜１０
９、２０９を熱酸化法では形成し得ないので
CVD法等を用いる必要がある。

また、上記実施例では蓄電用容量としてMIS容
量を主に使う場合を示したが、MIS容量が全くな
くすべてPn接合容量を使つてもよいことは自明
である。

また上記実施例では埋めこみ層１０３，２０
３，３０２，４０２，５０３、埋め込み層と柱状
構造とをまたいで形成するシリコン層１０７，２
０７，４０７，５０７としてすべて単結晶シリコ
ンを用いた。しかしリーク電流等を問題にしない
ならば多結晶シリコンでもよい。また両者をくみ
あわせてもよい。

つまり途中まで単結晶シリコンを選択エピタキ
シヤル成長させ、そのあと同じ導電型の多結晶シ
リコンを成長させるような２段階の成長法を用い
てもよい。

（発明の効果）この結果、本実施例では3μm×3.75μmピツチ
という小面積の中に1.5μmの設計ルールでダイナ
ミツク型MIS半導体記憶素子を作成することがで
き、しかもなお蓄電用容量面積は30μm²と十分大
きくできる。従つてα線エラー等のソフトエラー
にも十分耐えうることがわかつた。また制御用ト
ランジスタの実効チヤネル長も1μm程度以上と十
分に大きなものにすることができシヨートチヤネ
ル効果をおさえることができる。

さらに制御用トランジスタのチヤネル部は溝部
のＰ型埋込層を介して基板に電気的に接続されて
おり、チヤネル部が基板から浮いている場合に見
られるチヤージポンピング現象に伴なうチヤネル
部電位の振動、バイポーラ動作の懸念はない。

本発明を1.5μm設計ルールで適用し１メガビツ
ト記憶回路を作成すれば記憶素子部分のみの領域
が11.6mm²（3.04mm×3.80mm）、1μm設計ルールで４
メガビツトの場合は20.6mm²（4.06mm×5.07mm）と
なり、周辺回路を含めても現用の64KDRAMパ
ツケージと同程度の大きさのものに収容可能であ
ることが判明した。

【図面の簡単な説明】

第１図は本発明の構造の１つの実施例を示す一
部切り欠き斜視図、第２図〜第５図は本発明の製
造方法の実施例を示す一部切り欠き斜視図であ
る。図において、１０１，２０１，３０１，４０１
……ｐ型シリコン基板、１０２，２０２，３０
２，４０２，５０２……ｎ型柱状単結晶シリコ
ン、１０３，２０３，５０３……埋め込まれたｐ
型シリコン、１０４，２０４，３０４……絶縁薄
膜、１０５，２０５，５０５……絶縁膜、１０
６，２０６，５０６……ｎ型シリコン層、１０
７，２０７，４０７，５０７……ｐ型シリコン積
層、１０８，２０８，４０８，５０８……ｎ型シ
リコン積層、１０９，２０９，４０９，５０９…
…薄い絶縁膜、１１０，２１０，４１０，５１０
……ｎ型シリコン部、１１１，２１１，５１１…
…層間絶縁膜、１１２，２１２……金属、３２１
……ｎ型シリコン積層、５２３……ｐ型ドープ
層。

Claims

【特許請求の範囲】１第１導電型シリコン単結晶基板の表面に、第
２導電型の第１のシリコン層で構成された柱状構
造を有し、更にその柱状構造の周囲に基板と電気
的に接続されしかもその上面が柱状構造上面とほ
ぼ同じである第１導電型の第１のシリコンを有
し、柱状構造とその周囲の前記第１導電型シリコ
ンとの界面の少なくとも一部分領域に絶縁膜が設
けられているか又は全く設けられていない状態で
あり、前記第１導電型の第１のシリコンの上面の
少くとも一部分とその両隣りの前記柱状構造の上
面の一部とにまたがる第１導電型の第２のシリコ
ン層を有し、その他の上面には絶縁膜が設けら
れ、前記第２のシリコン層の一側面に薄い絶縁膜
が形成され、この薄い絶縁膜に接して導体層が設
けられ、前記第２のシリコン層の上面に第２導電
型層が設けられていることを特徴とする半導体記
憶素子。２ (イ) 第１導電型の単結晶シリコン基板上に第
２導電型単結晶シリコン層が形成されたものに
対して、所望の領域を柱状に残して基板に届く
迄シリコン層を除去し、 (ロ) 露出されたシリコンの表面を絶縁膜で覆い、 (ハ) 前記柱状化した領域外のシリコン基板上面の
絶縁膜を選択的に除去し、 (ニ) 柱状部のほぼ上面迄、凹部に第１導電型の第
１の単結晶もしくは多結晶シリコンまたはそれ
らの組み合わせを埋め込み、 (ホ) 表面全体を絶縁膜で覆い、 (ヘ) 柱状部の上面の一部並びに凹部への埋め込み
層上面の一部にまたがりゲート電極となる導体
層を形成し、 (ト) 導体層側面にゲート絶縁膜を被着し、 (チ) 導体層で覆われてない柱状部上面のシリコン
表面とそれに隣りあい導体層で覆われてない埋
め込み層上面の一部のシリコン表面の双方を前
記(ホ)で示した絶縁膜を選択的にエツチングする
ことで露出し、 (リ) 少くとも当該露出シリコン表面上に第１の導
電型の第２の単結晶もしくは多結晶シリコン層
を形成し、 (ヌ) 該シリコン層上面に不純物を添加して第２導
電型拡散層を前記ゲート電極と重なる程度に形
成することを特徴とする半導体記憶素子の製造
方法。３ (イ) 第１導電型の単結晶シリコン基板の所望
の領域のシリコン層を所望の深さ迄除去して、
柱状の穴を形成し、 (ロ) 露出したシリコン面を絶縁膜でおおい、 (ハ) 柱状穴の底面又はそれを含む部分の絶縁膜を
除去し、 (ニ) 穴のほぼ上面迄をその途中で第１の導電型か
ら第２の導電型に変化するような不純物分布を
有するシリコン単結晶又は多結晶シリコンまた
はその組合せで埋め込み、 (ホ) 上面全体を絶縁膜で覆い、 (ヘ) 柱状部外の上面の一部並びに凹部への埋め込
み層上面の一部にまたがりゲート電極となる導
体層を形成し、 (ト) 導体層側面にゲート絶縁膜を被着し、 (チ) 導体層で覆われてない柱状部外の上面のシリ
コン表面とそれに隣りあい導体層で覆われてな
い埋め込み層上面の一部のシリコン表面の双方
を前記(ホ)で示した絶縁膜を選択的にエツチング
することで露出し、 (リ) 少くとも当該露出シリコン表面上に第１の導
電型の第２の単結晶もしくは多結晶シリコン層
を形成し、 (ヌ) 該シリコン層上面に不純物を添加して第２導
電型の拡散層を前記ゲート電極と重なる程度に
形成する、ことを特徴とする半導体記憶素子の製造方法。４ (イ) 第１導電型の単結晶シリコン基板上に第
２導電型単結晶シリコン層が形成されたものに
対して、所望の領域を柱状に残して基板に届く
迄シリコン層を除去し、 (ロ) 露出したシリコンの表面を絶縁膜で覆い、 (ハ) 前記基板から柱状化した領域外のシリコン基
板上面の絶縁膜を選択的に除去し、 (ニ) 柱状部のほぼ上面迄、凹部に第１導電型の第
１の単結晶もしくは多結晶シリコンまたはそれ
らの組み合わせを埋め込み又は、(イ)〜(ニ)迄の代りに (ホ) 第１導電型の単結晶シリコン基板上の所望の
領域のシリコン層を所望の深さ迄除去し、柱状
の穴を設け、 (ヘ) 露出したシリコン表面を絶縁膜でおおい、 (ト) 柱状穴の底面又はそれを含む部分の絶縁膜を
除去し、 (チ) 穴のほぼ上面迄をその途中で第１の導電型か
ら第２の導電型に変化するような不純物分布を
有するシリコン単結晶又は多結晶シリコンまた
はその組合せで埋め込み、の手段で作成された構造に対して、 (リ) 全面に第１導電型のシリコン層を成長させて
少なくとも単結晶シリコンの上には単結晶シリ
コンをエピタキシヤル成長させて、第２の導電
型領域の上では、第１の導電型層の底部が第２
の導電型になるようにし、 (ヌ) 次に、第１の導電型の基板と第２の導電型埋
めこみ層とを下層に含む領域の第１の導電型単
結晶シリコン層を残して(リ)に於て成長させた他
の領域を除去し、（ル）露出したシリコン表面に薄い絶縁膜を成
長させ、 (オ) その後第１の導電型単結晶シリコン層の一側
面に、第１及び第２の導電型領域を含む部分
に、ゲート電極となる導体を付着させ、（ワ）第１の導電型シリコン層上面に不純物を
添加することにより、第２の導電型拡散層を前
記ゲート電極に重なる程度に形成する、ことを特徴とする半導体記憶素子の製造方法。５ (イ) 第１導電型の単結晶シリコン基板上に第
２導電型単結晶シリコン層が形成されたものに
対して、所望の領域を柱状に残して基板に届く
迄シリコン層を除去し、 (ロ) 露出されたシリコンの表面を絶縁膜で覆い、 (ハ) 前記柱状化した領域外のシリコン基板上面の
絶縁膜を選択的に除去し、 (ニ) 柱状部のほぼ上面迄、凹部に第１導電型の第
１の単結晶もしくは多結晶シリコンまたはそれ
らの組み合わせを埋め込み、又は、(イ)〜(ニ)迄の代りに (ホ) 第１導電型の単結晶シリコン基板上の所望の
領域のシリコン層を所望の深さ迄除去し、柱状
の穴を設け、 (ヘ) 露出したシリコン表面を絶縁膜でおおい、 (ト) 柱状穴の底面又はそれを含む部分の絶縁膜を
除去し、 (チ) 穴の表面迄をその途中で第１の導電型から第
２の導電型に変化するような不純物分布を有す
るシリコン単結晶又は多結晶シリコンまたはそ
の組合せで埋め込み、の手段で作成された構造に対して (リ) その表面に絶縁物を堆積し、 (ヌ) 絶縁物を下層の第１と第２の導電層領域を含
む開口部を設け（ル）開口部内に第１の導電型のシリコンを成
長させ、下層の第２導電型領域の上では第１の
導電型層の底部が第２の導電型になるように
し、 (オ) 露出したシリコン表面に第１の導電型の不純
物を添加し、（ワ）表面凹部に絶縁物を埋め込み、 (カ) 露出したシリコン表面に第２の導電領域を形
成し、（ヨ）下層に第２の導電領域を含む部分に存在
する上層のシリコン領域の１部を含む領域を除
去し、（タ）その表面にゲー絶縁物を作成し、（レ）表面凹部にゲート電極となる導体をうめ
込んだことを特徴とする半導体記憶素子の製造
方法。