JPH0435912B2 - - Google Patents
Info
- Publication number
- JPH0435912B2 JPH0435912B2 JP60079656A JP7965685A JPH0435912B2 JP H0435912 B2 JPH0435912 B2 JP H0435912B2 JP 60079656 A JP60079656 A JP 60079656A JP 7965685 A JP7965685 A JP 7965685A JP H0435912 B2 JPH0435912 B2 JP H0435912B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- insulating film
- layer
- silicon
- columnar structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
- H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はダイナミツク型MIS半導体記憶素子と
その製造方法に関する。
その製造方法に関する。
（従来技術とその問題点）
近年半導体記憶素子の高集積化、高密度化の傾
向が盛んであり、それに伴つて素子の微細化が進
められているが、微細加工技術の進展はリソグラ
フイ技術等を始めとして多くの面で各種技術的困
難に直面している。また、特にダイナミツク型ラ
ンダムアクセスメモリ（以下DRAMと略記する）
の代表的構造であるトランジスタを１つと蓄電用
容量１つからなる１トランジスタメモリセルに於
ては、蓄電容量を小さくし得ないため、その微細
化はさらに難しい問題に直面しており、各種新技
法が検討されているものの、1982年12月に米国ワ
シントンで開催された国際電子素子会議
（International Electron Device Meeting）論文
予稿集806ページから807ページに「Ａ
CORRUGATED CAPACITANCE CELL
（CCC）FOR MEGABIT DYNAMICMOS
MEMORIES」と題してスナミ（H.SUNAMI）
等により発表された論文においては、蓄電用容量
の一部を基板単結晶に溝型凹みを設けて素子面積
の減少をはかると共に約１ミクロン程度の設計基
準を採用して従来のダイナミツク型MOS半導体
記憶素子より素子面積を大幅に減少しているもの
の、その素子面積は、周辺の分離領域を含めて約
21平方ミクロン程度であり、かりにこの構造を用
いて４メガビツトの記憶回路を作成しようとする
と記憶素子部分だけで88平方ミリ程度と、かなり
大面積になつてしまう。
向が盛んであり、それに伴つて素子の微細化が進
められているが、微細加工技術の進展はリソグラ
フイ技術等を始めとして多くの面で各種技術的困
難に直面している。また、特にダイナミツク型ラ
ンダムアクセスメモリ（以下DRAMと略記する）
の代表的構造であるトランジスタを１つと蓄電用
容量１つからなる１トランジスタメモリセルに於
ては、蓄電容量を小さくし得ないため、その微細
化はさらに難しい問題に直面しており、各種新技
法が検討されているものの、1982年12月に米国ワ
シントンで開催された国際電子素子会議
（International Electron Device Meeting）論文
予稿集806ページから807ページに「Ａ
CORRUGATED CAPACITANCE CELL
（CCC）FOR MEGABIT DYNAMICMOS
MEMORIES」と題してスナミ（H.SUNAMI）
等により発表された論文においては、蓄電用容量
の一部を基板単結晶に溝型凹みを設けて素子面積
の減少をはかると共に約１ミクロン程度の設計基
準を採用して従来のダイナミツク型MOS半導体
記憶素子より素子面積を大幅に減少しているもの
の、その素子面積は、周辺の分離領域を含めて約
21平方ミクロン程度であり、かりにこの構造を用
いて４メガビツトの記憶回路を作成しようとする
と記憶素子部分だけで88平方ミリ程度と、かなり
大面積になつてしまう。
（発明の目的）
本発明はこのような従来の欠点を除去して、同
一設計基準で従来の素子より圧倒的に素子面積を
減少させ、しかも制御用トランジスタのチヤネル
部が電気的に基板と接続された半導体記憶素子並
びにその製造方法を提供することにある。
一設計基準で従来の素子より圧倒的に素子面積を
減少させ、しかも制御用トランジスタのチヤネル
部が電気的に基板と接続された半導体記憶素子並
びにその製造方法を提供することにある。
（発明の構成）
本発明によれば、第１導電型シリコン単結晶基
板上に側面の一部に第２導電型の第１の不純物ド
ープ層を有しかつ上面に前記第２導電型の不純物
ドープ層とは連続していない第２導電型の第２の
不純物ドープ層を有する第１導電型の単結晶シリ
コン層で構成された柱状構造を有し、第１の不純
物ドープ層表面の少くとも一部が絶縁膜で覆われ
ているか又は表面が絶縁膜で覆われていない状態
であり、更にその柱状構造の周囲が基板単結晶シ
リコンと電気的に接続された第１導電型シリコン
で第１の不純物ドープ層が途中まで埋まつており
この埋め込み層上面に絶縁膜が形成され、当該埋
め込み層で覆われていない柱状構造側面にゲート
絶縁膜が形成されており、このゲート絶縁膜に接
しかつ第２導電型の第１及び第２の不純物ドープ
層にまたがりゲート電極となる導体層を有するこ
とを特徴とする半導体記憶素子が得られる。
板上に側面の一部に第２導電型の第１の不純物ド
ープ層を有しかつ上面に前記第２導電型の不純物
ドープ層とは連続していない第２導電型の第２の
不純物ドープ層を有する第１導電型の単結晶シリ
コン層で構成された柱状構造を有し、第１の不純
物ドープ層表面の少くとも一部が絶縁膜で覆われ
ているか又は表面が絶縁膜で覆われていない状態
であり、更にその柱状構造の周囲が基板単結晶シ
リコンと電気的に接続された第１導電型シリコン
で第１の不純物ドープ層が途中まで埋まつており
この埋め込み層上面に絶縁膜が形成され、当該埋
め込み層で覆われていない柱状構造側面にゲート
絶縁膜が形成されており、このゲート絶縁膜に接
しかつ第２導電型の第１及び第２の不純物ドープ
層にまたがりゲート電極となる導体層を有するこ
とを特徴とする半導体記憶素子が得られる。
さらに本発明によれば、○イ 第１導電型の単結
晶シリコン基板上に第２導電型の単結晶シリコン
層が形成されたものに対してエツチングを施して
所望の領域をこのシリコン層より深く所望の領域
をこのシリコンより深く柱状に残し、 ○ロ 露出されたシリコン面を絶縁膜で覆い、エツ
チングされて掘り込まれた底面上に堆積した絶
縁膜のみを選択的にエツチング除去し、 ○ハ 前記基板を更に深くエツチングし、 ○ニ 工程○ロにおいて形成された絶縁膜をマスクと
して露出シリコン表面に第２導電型の不純物を
ドープし、その表面を薄い絶縁膜で覆い、 ○ホ 柱状構造周囲の掘りこまれたシリコン基板の
底面上にも形成される薄い絶縁膜と第２導電型
の不純物ドープ層を選択的にエツチング除去
し、 ○ヘ 該溝部に第１導電型のシリコンを前記柱状構
造の側面下部に設けられた第２導電型の不純物
ドープ層の上端を残す所まで埋め込み、 ○ト 該埋め込み層表面に絶縁膜を形成し、 ○チ 柱状構造の一側面の絶縁膜を表面から前記第
２導電型の不純物ドープ層の上端までエツチン
グ除去してシリコン表面を露出しそこにゲート
絶縁膜を形成し、 ○リ 該ゲート絶縁膜に接し前記第２導電型不純物
ドープ層の上端と前記柱状構造上部に設けた第
２導電型の不純物ドープ層側面とにまたがりゲ
ート電極となる導体層を形成する。
晶シリコン基板上に第２導電型の単結晶シリコン
層が形成されたものに対してエツチングを施して
所望の領域をこのシリコン層より深く所望の領域
をこのシリコンより深く柱状に残し、 ○ロ 露出されたシリコン面を絶縁膜で覆い、エツ
チングされて掘り込まれた底面上に堆積した絶
縁膜のみを選択的にエツチング除去し、 ○ハ 前記基板を更に深くエツチングし、 ○ニ 工程○ロにおいて形成された絶縁膜をマスクと
して露出シリコン表面に第２導電型の不純物を
ドープし、その表面を薄い絶縁膜で覆い、 ○ホ 柱状構造周囲の掘りこまれたシリコン基板の
底面上にも形成される薄い絶縁膜と第２導電型
の不純物ドープ層を選択的にエツチング除去
し、 ○ヘ 該溝部に第１導電型のシリコンを前記柱状構
造の側面下部に設けられた第２導電型の不純物
ドープ層の上端を残す所まで埋め込み、 ○ト 該埋め込み層表面に絶縁膜を形成し、 ○チ 柱状構造の一側面の絶縁膜を表面から前記第
２導電型の不純物ドープ層の上端までエツチン
グ除去してシリコン表面を露出しそこにゲート
絶縁膜を形成し、 ○リ 該ゲート絶縁膜に接し前記第２導電型不純物
ドープ層の上端と前記柱状構造上部に設けた第
２導電型の不純物ドープ層側面とにまたがりゲ
ート電極となる導体層を形成する。
ことを特徴とする半導体記憶素子の製造方法が得
られる。
られる。
更に本発明によれば、○イ 所望の領域を柱状に
残して第１導電型の単結晶シリコン基板をエツチ
ングし、 ○ロ 柱状構造シリコン側面に第２導電型の不純物
をドープし、その表面を薄い絶縁膜で覆い、 ○ハ 柱状構造周囲の掘り込まれたシリコン基板の
底面上にも形成される薄い絶縁膜と第２導電型
の不純物ドープ層とを選択的にエツチング除去
し、 ○ニ 該溝部に第１導電型のシリコンを前記柱状構
造側面に設けられた第２導電型の不純物ドープ
層の上端を残す所まで埋め込み、 ○ホ 該埋め込み層表面に絶縁膜を形成し、 ○ヘ 前記柱状構造上面に第１導電型の単結晶シリ
コン層を、更にその上面に第２導電型の単結晶
シリコン層を選択的に形成し、 ○ト 該第１導電型の単結晶シリコン層とその上に
形成された第２導電型の単結晶シリコン層、更
に前記第２導電型不純物ドープ層上端の３者の
側面にまたがつてゲート絶縁膜を形成し、 ○チ 該絶縁膜に接し前記柱状構造上部に選択的に
形成した第２導電型の不純物ドープ層側面と工
程○ロで形成した柱状構造側面の第２導電型の不
純物ドープ層の上端にまたがりゲート電極とな
る導体層を形成する、 ことを特徴とする半導体記憶素子の製造方法が得
られる。
残して第１導電型の単結晶シリコン基板をエツチ
ングし、 ○ロ 柱状構造シリコン側面に第２導電型の不純物
をドープし、その表面を薄い絶縁膜で覆い、 ○ハ 柱状構造周囲の掘り込まれたシリコン基板の
底面上にも形成される薄い絶縁膜と第２導電型
の不純物ドープ層とを選択的にエツチング除去
し、 ○ニ 該溝部に第１導電型のシリコンを前記柱状構
造側面に設けられた第２導電型の不純物ドープ
層の上端を残す所まで埋め込み、 ○ホ 該埋め込み層表面に絶縁膜を形成し、 ○ヘ 前記柱状構造上面に第１導電型の単結晶シリ
コン層を、更にその上面に第２導電型の単結晶
シリコン層を選択的に形成し、 ○ト 該第１導電型の単結晶シリコン層とその上に
形成された第２導電型の単結晶シリコン層、更
に前記第２導電型不純物ドープ層上端の３者の
側面にまたがつてゲート絶縁膜を形成し、 ○チ 該絶縁膜に接し前記柱状構造上部に選択的に
形成した第２導電型の不純物ドープ層側面と工
程○ロで形成した柱状構造側面の第２導電型の不
純物ドープ層の上端にまたがりゲート電極とな
る導体層を形成する、 ことを特徴とする半導体記憶素子の製造方法が得
られる。
（実施例）
以下本発明の実施例を図面を参照しながら詳細
に説明する。第１図は本願第１の発明の実施例を
示す一部切り欠き斜視図で、４ビツト分の記憶素
子を示している。１０１は単結晶ｐ型シリコン基
板、１０２は基板１０１に垂直な柱状構造のｐ型
シリコン単結晶、１０３は当該柱状構造側壁の下
方一部の表面に設けられｐ型シリコン基板１０１
あるいはそれに電気的に接続される形で設けられ
るｐ型シリコン１０２との間で接合容量を形成す
るｎ型不純物ドープ層、１０４は該不純物ドープ
層１０３表面の少なくとも一部を覆う絶縁薄膜で
あり、ｐ型シリコン１０５との間にMIS容量を形
成する。１０６は柱状構造の頂部分に形成された
ｎ型不純物ドープ層でありこのドープ層と１０３
とで制御用MISトランジスタのソース・ドレイン
電極を構成する。この２つのドープ層間のｐ型シ
リコン１０２がチヤネル部を構成する。このよう
にして１本の柱の上側に制御用MISトランジス
タ、下側に蓄電容量が形成されしかもトランジス
タのチヤネル部が基板と電気的に接続している。
１０７は前記溝部の残りの部分を埋め込んだシリ
コン酸化膜、１０９はゲート絶縁膜、１０８はゲ
ート絶縁膜に接し２つのｎ型不純物ドープ層１０
３と１０６とにまたがり制御用MISトランジスタ
のゲート電極を構成しワード線となるn+型多結
晶シリコンである。１１０は金属でありｎ型ドー
プ層に接続してビツト線となる。
に説明する。第１図は本願第１の発明の実施例を
示す一部切り欠き斜視図で、４ビツト分の記憶素
子を示している。１０１は単結晶ｐ型シリコン基
板、１０２は基板１０１に垂直な柱状構造のｐ型
シリコン単結晶、１０３は当該柱状構造側壁の下
方一部の表面に設けられｐ型シリコン基板１０１
あるいはそれに電気的に接続される形で設けられ
るｐ型シリコン１０２との間で接合容量を形成す
るｎ型不純物ドープ層、１０４は該不純物ドープ
層１０３表面の少なくとも一部を覆う絶縁薄膜で
あり、ｐ型シリコン１０５との間にMIS容量を形
成する。１０６は柱状構造の頂部分に形成された
ｎ型不純物ドープ層でありこのドープ層と１０３
とで制御用MISトランジスタのソース・ドレイン
電極を構成する。この２つのドープ層間のｐ型シ
リコン１０２がチヤネル部を構成する。このよう
にして１本の柱の上側に制御用MISトランジス
タ、下側に蓄電容量が形成されしかもトランジス
タのチヤネル部が基板と電気的に接続している。
１０７は前記溝部の残りの部分を埋め込んだシリ
コン酸化膜、１０９はゲート絶縁膜、１０８はゲ
ート絶縁膜に接し２つのｎ型不純物ドープ層１０
３と１０６とにまたがり制御用MISトランジスタ
のゲート電極を構成しワード線となるn+型多結
晶シリコンである。１１０は金属でありｎ型ドー
プ層に接続してビツト線となる。
このようにしてダイナミツクメモリセルが構成
される。
される。
MIS容量を形成する絶縁薄膜１０４は、ｐ型シ
リコン基板とのpn接合を完全に覆つた１０４ａ
のごとき場合と、前記pn接合を覆いきつていな
い１０４ｂのごとき場合とが絶縁薄膜の一部除去
工程の際起こりうる。蓄電容量はMIS型容量と接
合型容量との合成容量になり、前者の場合はMIS
型の面積と接合型の面積とがおおむね等しくな
り、後者の場合は殆どが接合型となる。これら２
つの容量は柱状構造部分の周囲長と、ｎ型不純物
ドープ層１０３とｐ型埋め込み層１０５の重なり
合いの高さとの積で表わされる面積と、ｎ型不純
物ドープ層１０３がｐ型層１０２に接する面積と
の和に従つて増大する。このため柱状構造部分の
断面積を小さくしても、基板深さ方向すなわち高
さ方向に寸法を大きくとることにより充分な大き
さの蓄電容量が得られる利点がある。
リコン基板とのpn接合を完全に覆つた１０４ａ
のごとき場合と、前記pn接合を覆いきつていな
い１０４ｂのごとき場合とが絶縁薄膜の一部除去
工程の際起こりうる。蓄電容量はMIS型容量と接
合型容量との合成容量になり、前者の場合はMIS
型の面積と接合型の面積とがおおむね等しくな
り、後者の場合は殆どが接合型となる。これら２
つの容量は柱状構造部分の周囲長と、ｎ型不純物
ドープ層１０３とｐ型埋め込み層１０５の重なり
合いの高さとの積で表わされる面積と、ｎ型不純
物ドープ層１０３がｐ型層１０２に接する面積と
の和に従つて増大する。このため柱状構造部分の
断面積を小さくしても、基板深さ方向すなわち高
さ方向に寸法を大きくとることにより充分な大き
さの蓄電容量が得られる利点がある。
本構造を用いれば、設計基準をＦとしたとき、
最小占有面積は6F2（2F×3F）にまで小さくでき
高密度化が達成可能である。更に、制御用トラン
ジスタのチヤネル部は柱状構造中心部のｐ型部分
を介してｐ型基板に接続されており、チヤネル部
が基板から浮いている場合に起こる不都合（チヤ
ネル内のチヤージアツプ、しきい値電圧の不安定
性など）を回避できる利点がある。
最小占有面積は6F2（2F×3F）にまで小さくでき
高密度化が達成可能である。更に、制御用トラン
ジスタのチヤネル部は柱状構造中心部のｐ型部分
を介してｐ型基板に接続されており、チヤネル部
が基板から浮いている場合に起こる不都合（チヤ
ネル内のチヤージアツプ、しきい値電圧の不安定
性など）を回避できる利点がある。
以下本実施例を更に具体的に示したものを本願
第２の発明（製造方法）と共に第２図を参照しな
がら説明する。
第２の発明（製造方法）と共に第２図を参照しな
がら説明する。
まず、濃度５×1016cm-3程度のｐ型単結晶シリ
コン基板２０１上に厚さ約0.5μmのｎ型不純物ド
ープ層２０６を形成した基板を用い、厚いSiO2
膜パターンなどの適切なマスク材を用いて反応性
イオンエツチング（RIE）等の異方性エツチング
により当該基板のうちメモリセルを形成したい領
域を2μm程度掘り込んで、横方向3μmピツチ、縦
方向4.5μmピツチに配列された1.5μm×1.5μmの
角柱パターンを形成した。このあと露出シリコン
表面をシリコン酸化膜などの絶縁膜２１１で覆つ
たのち掘り込んだシリコン溝部底面上の絶縁膜の
みを選択的に除去した（第２図ａ）。
コン基板２０１上に厚さ約0.5μmのｎ型不純物ド
ープ層２０６を形成した基板を用い、厚いSiO2
膜パターンなどの適切なマスク材を用いて反応性
イオンエツチング（RIE）等の異方性エツチング
により当該基板のうちメモリセルを形成したい領
域を2μm程度掘り込んで、横方向3μmピツチ、縦
方向4.5μmピツチに配列された1.5μm×1.5μmの
角柱パターンを形成した。このあと露出シリコン
表面をシリコン酸化膜などの絶縁膜２１１で覆つ
たのち掘り込んだシリコン溝部底面上の絶縁膜の
みを選択的に除去した（第２図ａ）。
次に、前記シリコン溝部をRIEで更に6μm程度
掘り込んだ後、ヒ素の熱拡散法等により柱状構造
の側面の一部にｎ型不純物ドープ層２０３を浅く
形成した状態を示す（第２図ｂ）。
掘り込んだ後、ヒ素の熱拡散法等により柱状構造
の側面の一部にｎ型不純物ドープ層２０３を浅く
形成した状態を示す（第２図ｂ）。
次に前記熱拡散により掘り込まれたシリコン溝
部底面にも形成されるｎ型不純物ドープ層を異方
エツチングで選択的に除去したのち、MIS容量と
なる薄い絶縁膜たとえば熱酸化膜や熱酸化膜と
CVD窒化膜との積層２０４を露出シリコン表面
に形成する。そのあとシリコン溝部底面上にも堆
積された当該絶縁膜を異方性エツチングで選択的
に除去した（第２図ｃ）。エツチングの異方性が
やや悪いかあるいは柱状構造が少し斜めになつて
いると側壁の下部の絶縁薄膜が第１図１０４ｂに
示したように一部除去される。第２図ｄは、前記
掘り込まれたシリコン溝部を選択エピタキシヤル
成長法によりｐ型シリコン層２０５で5μm程度埋
め込んだ状態を示す。埋めこむ方法としてはｐ型
多結晶シリコン膜を気相成長しそのあとエツチバ
ツクしてもよく、選択エピとこの方法をくみあわ
せてもよい。第２図ｅは、残りの溝部をCVD法
やRFバイアススパツタ法やシリカガラスの塗布
法等を用いてシリコン酸化膜２０７で埋め込んだ
後２つのｎ型不純物ドープ層２０３，２０６並び
にそれらを分離する形で存在する基板に連続して
いるｐ型柱状シリコン２０２の一部、の表面にま
たがつた形で接する深さ2.5μm程度の溝２１２を
形成した状態を示す。次いで、第１図に示すごと
く、前記シリコン面が露出された柱状構造側壁部
分にゲート絶縁膜１０９を形成し、ゲート電極１
０８となるn+多結晶シリコンなどの導体膜を第
２図ｅで形成した溝部に埋め込み、層間絶縁膜を
全表面上に形成し、ビツト線となる金属配線１１
０をｎ型不純物ドープ層１０６に施すことによ
り、新しい構造のダイナミツク型メモリセルが得
られる。
部底面にも形成されるｎ型不純物ドープ層を異方
エツチングで選択的に除去したのち、MIS容量と
なる薄い絶縁膜たとえば熱酸化膜や熱酸化膜と
CVD窒化膜との積層２０４を露出シリコン表面
に形成する。そのあとシリコン溝部底面上にも堆
積された当該絶縁膜を異方性エツチングで選択的
に除去した（第２図ｃ）。エツチングの異方性が
やや悪いかあるいは柱状構造が少し斜めになつて
いると側壁の下部の絶縁薄膜が第１図１０４ｂに
示したように一部除去される。第２図ｄは、前記
掘り込まれたシリコン溝部を選択エピタキシヤル
成長法によりｐ型シリコン層２０５で5μm程度埋
め込んだ状態を示す。埋めこむ方法としてはｐ型
多結晶シリコン膜を気相成長しそのあとエツチバ
ツクしてもよく、選択エピとこの方法をくみあわ
せてもよい。第２図ｅは、残りの溝部をCVD法
やRFバイアススパツタ法やシリカガラスの塗布
法等を用いてシリコン酸化膜２０７で埋め込んだ
後２つのｎ型不純物ドープ層２０３，２０６並び
にそれらを分離する形で存在する基板に連続して
いるｐ型柱状シリコン２０２の一部、の表面にま
たがつた形で接する深さ2.5μm程度の溝２１２を
形成した状態を示す。次いで、第１図に示すごと
く、前記シリコン面が露出された柱状構造側壁部
分にゲート絶縁膜１０９を形成し、ゲート電極１
０８となるn+多結晶シリコンなどの導体膜を第
２図ｅで形成した溝部に埋め込み、層間絶縁膜を
全表面上に形成し、ビツト線となる金属配線１１
０をｎ型不純物ドープ層１０６に施すことによ
り、新しい構造のダイナミツク型メモリセルが得
られる。
ｎチヤネルMOSトランジスタにリークが生じ
る恐れがある場合は、シリコン酸化膜２０７の代
わりにボロンガラス（BSG）をうめこみ、溝２
１２を形成したあと熱処理してゲート電極１０８
に接しない領域のシリコンにボロンをドープすれ
ばよい。
る恐れがある場合は、シリコン酸化膜２０７の代
わりにボロンガラス（BSG）をうめこみ、溝２
１２を形成したあと熱処理してゲート電極１０８
に接しない領域のシリコンにボロンをドープすれ
ばよい。
次に、本願第３（製造方法）の実施例を第３図
を参照しながら説明する。
を参照しながら説明する。
まず、５×1016cm-3程度の不純物濃度のｐ型単
結晶シリコン基板３０１を用い、厚いSiO2膜パ
ターンなどの適切なマスク材を用いて反応性イオ
ンエツチング（RIE）等の異方性エツチングによ
り当該基板のうちメモリセルを形成したい領域を
6μm程度掘り込んで、前記実施例と平面方向の寸
法が同じ角柱パターンを形成する。このあとひ素
の熱拡散法等により柱状構造側面にｎ型不純物ド
ープ層３０３を浅く形成し、その表面にMIS容量
となる絶縁薄膜３０４、例えば熱酸化膜や熱酸化
膜とCVD窒化膜との積層膜を形成する。（第３図
ａ）。
結晶シリコン基板３０１を用い、厚いSiO2膜パ
ターンなどの適切なマスク材を用いて反応性イオ
ンエツチング（RIE）等の異方性エツチングによ
り当該基板のうちメモリセルを形成したい領域を
6μm程度掘り込んで、前記実施例と平面方向の寸
法が同じ角柱パターンを形成する。このあとひ素
の熱拡散法等により柱状構造側面にｎ型不純物ド
ープ層３０３を浅く形成し、その表面にMIS容量
となる絶縁薄膜３０４、例えば熱酸化膜や熱酸化
膜とCVD窒化膜との積層膜を形成する。（第３図
ａ）。
次に、前記シリコン溝部底面上にも堆積された
絶縁膜と、それに覆われているｎ型不純物ドープ
層とを異方性エツチングで選択的に除去したのち
当該溝部を前記実施例と同様にSiH2Cl2とHClを
原料ガスとした選択エピタキシヤル成長法により
ｐ型シリコン層３０５で5μm程度埋め込み、更に
該埋め込み層上部をシリコン酸化膜３０７で覆
う。（第３図ｂ）。
絶縁膜と、それに覆われているｎ型不純物ドープ
層とを異方性エツチングで選択的に除去したのち
当該溝部を前記実施例と同様にSiH2Cl2とHClを
原料ガスとした選択エピタキシヤル成長法により
ｐ型シリコン層３０５で5μm程度埋め込み、更に
該埋め込み層上部をシリコン酸化膜３０７で覆
う。（第３図ｂ）。
次に、柱状構造上面を露出し、選択エピタキシ
ヤル成長法により、厚さ1μmのｐ型シリコン積層
３２２、厚さ0.5μmのn+型シリコン積層３０６を
連続的に形成する（第３図ｃ）。この時、ｐ型シ
リコン積層を厚さ1.5μm形成し、その上面にヒ素
イオン注入などでn+層を形成することも可能で
あることは当然である。第３図ｃの状態は、第２
図でいえばｄ図とｅ図の中間の状態に相当する。
従つて、以下の工程は前記本願第２の発明の実施
例の後半部分を用いうる。この実施例では第３図
ｃで明らかなようにｐ型シリコン積層３２２、
n+型シリコン積層３０６を、ともに柱状構造上
面の全体に形成した。しかしこの２つの積層を柱
状構造上面の一部分にだけ形成してもよい。ただ
しｐ型シリコン積層３２２は柱状構造上面のｐ型
部分に少なくとも一部分で接して電気的に接続さ
れていなければならない。この実施例においても
トランジスタにリークが生じる恐れがある場合は
前記実施例のようにボロンをドープすればよい。
ヤル成長法により、厚さ1μmのｐ型シリコン積層
３２２、厚さ0.5μmのn+型シリコン積層３０６を
連続的に形成する（第３図ｃ）。この時、ｐ型シ
リコン積層を厚さ1.5μm形成し、その上面にヒ素
イオン注入などでn+層を形成することも可能で
あることは当然である。第３図ｃの状態は、第２
図でいえばｄ図とｅ図の中間の状態に相当する。
従つて、以下の工程は前記本願第２の発明の実施
例の後半部分を用いうる。この実施例では第３図
ｃで明らかなようにｐ型シリコン積層３２２、
n+型シリコン積層３０６を、ともに柱状構造上
面の全体に形成した。しかしこの２つの積層を柱
状構造上面の一部分にだけ形成してもよい。ただ
しｐ型シリコン積層３２２は柱状構造上面のｐ型
部分に少なくとも一部分で接して電気的に接続さ
れていなければならない。この実施例においても
トランジスタにリークが生じる恐れがある場合は
前記実施例のようにボロンをドープすればよい。
以上本発明を１つの実施例にもとづいて説明し
たが実施例のｐ型とｎ型とを入れ替えても同様の
効果が得られる。
たが実施例のｐ型とｎ型とを入れ替えても同様の
効果が得られる。
また、ゲート電極１０８には多結晶シリコンの
代わりにタングステン、モリブデン、チタン等の
高融点金属、もしくはそれらの珪化物、更にはそ
れらの多層構造を用いることが可能である。ふつ
うはゲート電極の仕事関数φMがチヤネル上で一
定であることが望ましいので、ゲート電極のうち
チヤネルにかかる部分、とそれ以外の部分とをそ
れぞれ一定の材料にするように多層にするとよ
い。
代わりにタングステン、モリブデン、チタン等の
高融点金属、もしくはそれらの珪化物、更にはそ
れらの多層構造を用いることが可能である。ふつ
うはゲート電極の仕事関数φMがチヤネル上で一
定であることが望ましいので、ゲート電極のうち
チヤネルにかかる部分、とそれ以外の部分とをそ
れぞれ一定の材料にするように多層にするとよ
い。
（発明の効果）
この結果、本実施例では3μm×4.5μm（＝13.5μ
m2）の小面積の中に1.5μmの設計ルールでダイナ
ミツク型MIS半導体記憶素子を作製することがで
き、しかもなお蓄電容量面積MIS容量部分だけで
も30μm2と充分大きくできる。pn接合容量も加え
ると更に大きくなる。従つてα線エラー等のソフ
トエラーにも充分耐えうることがわかつた。また
制御用トランジスタの実効チヤネル長も1μm程度
以上と充分に大きいものにすることが可能であ
り、シヨートチヤネル効果をおさえることができ
る。更に制御用トランジスタのチヤネル部は柱状
構造の中心部を介して基板に電気的に接続されて
おり、チヤネル部が基板から浮いている場合に見
られるチヤージポンピング現象に伴うチヤネル部
電位の振動、バイポーラ動作の懸念はない。
m2）の小面積の中に1.5μmの設計ルールでダイナ
ミツク型MIS半導体記憶素子を作製することがで
き、しかもなお蓄電容量面積MIS容量部分だけで
も30μm2と充分大きくできる。pn接合容量も加え
ると更に大きくなる。従つてα線エラー等のソフ
トエラーにも充分耐えうることがわかつた。また
制御用トランジスタの実効チヤネル長も1μm程度
以上と充分に大きいものにすることが可能であ
り、シヨートチヤネル効果をおさえることができ
る。更に制御用トランジスタのチヤネル部は柱状
構造の中心部を介して基板に電気的に接続されて
おり、チヤネル部が基板から浮いている場合に見
られるチヤージポンピング現象に伴うチヤネル部
電位の振動、バイポーラ動作の懸念はない。
本発明を1.5μm設計ルールで適用し１メガビツ
トの記憶回路を作製すれば記憶素子部分のみの領
域が14.1mm2（3.07mm×4.61mm）、1μm設計ルールで
４メガビツトの場合は25.2mm2（4.10mm×6.14mm）
となり、周辺回路を含めても現用の64KDRAM
パツケージと同程度の大きさのものに収容可能で
あることが判明した。
トの記憶回路を作製すれば記憶素子部分のみの領
域が14.1mm2（3.07mm×4.61mm）、1μm設計ルールで
４メガビツトの場合は25.2mm2（4.10mm×6.14mm）
となり、周辺回路を含めても現用の64KDRAM
パツケージと同程度の大きさのものに収容可能で
あることが判明した。
第１図は本発明の構造の１つの実施例を示す一
部切り欠き斜視図、第２図ａ−ｅ、第３図ａ−ｃ
はそれぞれ本発明の製造方法の実施例を示す一部
切り欠き斜視図である。 図において、１０１，２０１，３０１……ｐ型
シリコン基板、１０２，２０２……ｐ型シリコン
柱状構造、１０３，２０３，３０３……ｎ型不純
物ドープ層、１０２，２０２……ｐ型シリコン柱
状構造、１０３，２０３……ｎ型不純物ドープ
層、１０４，２０４……絶縁薄膜、１０５，２０
５……ｐ型シリコン埋め込み層、１０６……ｎ型
不純物ドープ層、１０７……絶縁膜、１０８……
多結晶シリコン或いは高融点金属または高融点金
属珪化物などの導体膜、１０９……絶縁薄膜、１
１０……金属、２１１……絶縁膜、２１２……絶
縁膜に掘り込まれた溝、１０４，２０４，３０４
……絶縁薄膜、１０５，２０５，３０５……ｐ型
シリコン層、１０６……ｎ型不純物ドープ層、３
０６……ｎ型シリコン積層、１０７，３０７……
絶縁膜、１０８……多結晶シリコン或いは高融点
金属または高融点金属珪化物などの導体膜、１０
９……絶縁薄膜、１１０……金属、２１１……絶
縁膜、２１２……絶縁膜に掘り込まれた溝、３２
２……ｐ型シリコン積層。
部切り欠き斜視図、第２図ａ−ｅ、第３図ａ−ｃ
はそれぞれ本発明の製造方法の実施例を示す一部
切り欠き斜視図である。 図において、１０１，２０１，３０１……ｐ型
シリコン基板、１０２，２０２……ｐ型シリコン
柱状構造、１０３，２０３，３０３……ｎ型不純
物ドープ層、１０２，２０２……ｐ型シリコン柱
状構造、１０３，２０３……ｎ型不純物ドープ
層、１０４，２０４……絶縁薄膜、１０５，２０
５……ｐ型シリコン埋め込み層、１０６……ｎ型
不純物ドープ層、１０７……絶縁膜、１０８……
多結晶シリコン或いは高融点金属または高融点金
属珪化物などの導体膜、１０９……絶縁薄膜、１
１０……金属、２１１……絶縁膜、２１２……絶
縁膜に掘り込まれた溝、１０４，２０４，３０４
……絶縁薄膜、１０５，２０５，３０５……ｐ型
シリコン層、１０６……ｎ型不純物ドープ層、３
０６……ｎ型シリコン積層、１０７，３０７……
絶縁膜、１０８……多結晶シリコン或いは高融点
金属または高融点金属珪化物などの導体膜、１０
９……絶縁薄膜、１１０……金属、２１１……絶
縁膜、２１２……絶縁膜に掘り込まれた溝、３２
２……ｐ型シリコン積層。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型シリコン単結晶基板上に側面の一
部に第２導電型の第１の不純物ドープ層を有しか
つ上面に前記第２導電型の不純物ドープ層とは連
続していない第２導電型の第２の不純物ドープ層
を有する第１導電型の単結晶シリコン層で構成さ
れた柱状構造を有し、第１の不純物ドープ層表面
の少くとも一部が絶縁膜で覆われているか又は表
面が絶縁膜で覆われていない状態であり、更にそ
の柱状構造の周囲が基板単結晶シリコンと電気的
に接続された第１導電型シリコンで第１の不純物
ドープ層が途中まで埋まつており、この埋め込み
層上面に絶縁膜が形成され、当該埋め込み層で覆
われていない柱状構造側面にゲート絶縁膜が形成
されており、このゲート絶縁膜に接しかつ第２導
電型の第１及び第２の不純物ドープ層にまたがり
ゲート電極となる導体層を有することを特徴とす
る半導体記憶素子。 ２ ○イ 第１導電型の単結晶シリコン基板上に第
２導電型の単結晶シリコン層が形成されたもの
に対して、エツチングを施して所望の領域をこ
のシリコン層より深く柱状に残し、 ○ロ 露出されたシリコン面を絶縁膜で覆い、エツ
チングされて掘り込まれた底面上に堆積した絶
縁膜のみを選択的にエツチング除去し、 ○ハ 前記基板を更に深くエツチングし、 ○ニ 工程○ロにおいて形成された絶縁膜をマスクと
して露出シリコン表面に第２導電型の不純物を
ドープし、その表面を薄い絶縁膜で覆い、 ○ホ 柱状構造周囲の掘りこまれたシリコン基板の
底面上にも形成される薄い絶縁膜と第２導電型
の不純物ドープ層を選択的にエツチング除去
し、 ○ヘ 該溝部に第１導電型のシリコンを前記柱状構
造の側面下部に設けられた第２導電型の不純物
ドープ層の上端を残す所まで埋め込み、 ○ト 該埋め込み層表面に絶縁膜を形成し、 ○チ 柱状構造の一側面の絶縁膜を表面から前記第
２導電型の不純物ドープ層の上端までエツチン
グ除去してシリコン表面を露出しそこにゲート
絶縁膜を形成し、 ○リ 該ゲート絶縁膜に接し前記第２導電型不純物
ドープ層の上端と前記柱状構造上部に設けた第
２導電型の不純物ドープ層側面とにまたがりゲ
ート電極となる導体層を形成する。 ことを特徴とする半導体記憶素子の製造方法。 ３ ○イ 所望の領域を柱状に残して第１導電型の
単結晶シリコン基板をエツチングし、 ○ロ 柱状構造シリコン側面に第２導電型の不純物
をドープし、その表面を薄い絶縁膜で覆い、 ○ハ 柱状構造周囲の掘り込まれたシリコン基板の
底面上にも形成される薄い絶縁膜と第２導電型
の不純物ドープ層とを選択的にエツチング除去
し、 ○ニ 該溝部に第１導電型のシリコンを前記柱状構
造側面に設けられた第２導電型の不純物ドープ
層の上端を残す所まで埋め込み、 ○ホ 該埋め込み層表面に絶縁膜を形成し、 ○ヘ 前記柱状構造上面に第１導電型の単結晶シリ
コン層を、更にその上面に第２導電型の単結晶
シリコン層を選択的に形成し、 ○ト 該第１導電型の単結晶シリコン層とその上に
形成された第２導電型の単結晶シリコン層、更
に前記第２導電型不純物ドープ層上端の３者の
側面にまたがつてゲート絶縁膜を形成し、 ○チ 該絶縁膜に接し前記柱状構造上部に選択的に
形成した第２導電型の不純物ドープ層側面と工
程○ロで形成した柱状構造側面の第２導電型の不
純物ドープ層の上端にまたがりゲート電極とな
る導体層を形成する、 ことを特徴とする半導体記憶素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60079656A JPS61237464A (ja) | 1985-04-15 | 1985-04-15 | 半導体記憶素子とその製造方法 |
| US06/845,297 US4737829A (en) | 1985-03-28 | 1986-03-28 | Dynamic random access memory device having a plurality of one-transistor type memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60079656A JPS61237464A (ja) | 1985-04-15 | 1985-04-15 | 半導体記憶素子とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61237464A JPS61237464A (ja) | 1986-10-22 |
| JPH0435912B2 true JPH0435912B2 (ja) | 1992-06-12 |
Family
ID=13696181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60079656A Granted JPS61237464A (ja) | 1985-03-28 | 1985-04-15 | 半導体記憶素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237464A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125858A (ja) * | 1987-11-10 | 1989-05-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH01260854A (ja) * | 1988-04-12 | 1989-10-18 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-04-15 JP JP60079656A patent/JPS61237464A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61237464A (ja) | 1986-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100518157B1 (ko) | 트렌치 dram셀 제조방법 | |
| US5460994A (en) | Semiconductor device having vertical conduction transistors and cylindrical cell gates | |
| US5976945A (en) | Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor | |
| US5798544A (en) | Semiconductor memory device having trench isolation regions and bit lines formed thereover | |
| US7429507B2 (en) | Semiconductor device having both memory and logic circuit and its manufacture | |
| US6150210A (en) | Memory cell that includes a vertical transistor and a trench capacitor | |
| JP3466938B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| KR910009786B1 (ko) | 반도체 메모리장치 및 제법 | |
| US6437401B1 (en) | Structure and method for improved isolation in trench storage cells | |
| EP0398249B1 (en) | Semiconductor memory device | |
| US6872629B2 (en) | Method of forming a memory cell with a single sided buried strap | |
| US6414347B1 (en) | Vertical MOSFET | |
| US5470778A (en) | Method of manufacturing a semiconductor device | |
| US6373086B1 (en) | Notched collar isolation for suppression of vertical parasitic MOSFET and the method of preparing the same | |
| KR0140044B1 (ko) | 메모리 셀중에 절연 구조를 가지는 반도체 메모리 소자 | |
| US6187659B1 (en) | Node process integration technology to improve data retention for logic based embedded dram | |
| KR100517219B1 (ko) | 동적이득메모리셀을갖는dram셀장치및그의제조방법 | |
| KR100435076B1 (ko) | 트렌치 캐패시터를 갖는 디램 셀의 제조 방법 | |
| US5343354A (en) | Stacked trench capacitor and a method for making the same | |
| US20020123198A1 (en) | Method of fabricating a self-aligned shallow trench isolation | |
| JPH0435912B2 (ja) | ||
| JP2661156B2 (ja) | 半導体メモリ装置 | |
| JPH0435913B2 (ja) | ||
| JPH0435911B2 (ja) | ||
| JPH0434831B2 (ja) |