JPH0435913B2 - - Google Patents
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- JPH0435913B2 JPH0435913B2 JP60209474A JP20947485A JPH0435913B2 JP H0435913 B2 JPH0435913 B2 JP H0435913B2 JP 60209474 A JP60209474 A JP 60209474A JP 20947485 A JP20947485 A JP 20947485A JP H0435913 B2 JPH0435913 B2 JP H0435913B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- insulating film
- silicon
- layer
- columnar structure
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
- H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はダイナミツク型MIS半導体記憶素子と
その製造方法に関する。
その製造方法に関する。
（従来の技術）
近年半導体記憶素子の高集積化、高密度化の傾
向が盛んであり、それに伴つて素子の微細化が進
められているが、微細加工技術の進展はリソグラ
フイ技術当を始めとして多くの面で各種技術的困
難に直面している。また、特にダイナミツク型ラ
ンダムアクセスメモリ（以下DRAMと略記する）
の代表的構造であるトランジスタを１つと蓄電用
容量１つからなる１トランジスタメモリセルに於
ては、蓄電容量を小さくし得ないため、その微細
化はさらに難しい問題に直面しており、各種新技
法が検討されている。1982年12月に米国ワシント
ンで開催された国際電子素子会議
（International Electron Device Meeting）論文
予稿集806ページから807ページに「Ａ
CORRUGATED CAPACITANCE CELL
（CCC）FOR MEGABIT DYNAMICMOS
MEMORIES」と題してスナミ（H.SUNAMI）
等により発表された論文においては、蓄電用容量
の一部を基板単結晶に溝型凹みを設けて素子面積
の減少をはかると共に約１ミクロン程度の設計基
準を採用して従来のダイナミツク型MOS半導体
記憶素子より素子面積を減少している。
向が盛んであり、それに伴つて素子の微細化が進
められているが、微細加工技術の進展はリソグラ
フイ技術当を始めとして多くの面で各種技術的困
難に直面している。また、特にダイナミツク型ラ
ンダムアクセスメモリ（以下DRAMと略記する）
の代表的構造であるトランジスタを１つと蓄電用
容量１つからなる１トランジスタメモリセルに於
ては、蓄電容量を小さくし得ないため、その微細
化はさらに難しい問題に直面しており、各種新技
法が検討されている。1982年12月に米国ワシント
ンで開催された国際電子素子会議
（International Electron Device Meeting）論文
予稿集806ページから807ページに「Ａ
CORRUGATED CAPACITANCE CELL
（CCC）FOR MEGABIT DYNAMICMOS
MEMORIES」と題してスナミ（H.SUNAMI）
等により発表された論文においては、蓄電用容量
の一部を基板単結晶に溝型凹みを設けて素子面積
の減少をはかると共に約１ミクロン程度の設計基
準を採用して従来のダイナミツク型MOS半導体
記憶素子より素子面積を減少している。
（発明が解決しようとする問題点）
しかしその素子面積は、周辺の分離領域を含め
て約21平方ミクロン程度であり、かりにこの構造
を用いて４メガビツトの記憶回路を作成しようと
すると記憶素子部分だけで88平方ミリ程度と、か
なり大面積になつてしまう。
て約21平方ミクロン程度であり、かりにこの構造
を用いて４メガビツトの記憶回路を作成しようと
すると記憶素子部分だけで88平方ミリ程度と、か
なり大面積になつてしまう。
本発明の目的はこのような従来の欠点を除去し
て、同一設計基準で従来の素子より圧倒的に素子
面積を減少させ、しかも制御用トランジスタのチ
ヤネル部が電気的に基板と接続され、かつ折り返
しビツト線構成に対応可能な半導体記憶素子並び
にその製造方法を提供することにある。
て、同一設計基準で従来の素子より圧倒的に素子
面積を減少させ、しかも制御用トランジスタのチ
ヤネル部が電気的に基板と接続され、かつ折り返
しビツト線構成に対応可能な半導体記憶素子並び
にその製造方法を提供することにある。
（問題点を解決するための手段）
本発明によれば、第１導電型シリコン単結晶基
板上に側面の一部に第２導電型の第１の不純物ド
ープ層を有しかつ上面に前記第２導電型の不純物
ドープ層とは連続していない第２導電型の第２の
不純物ドープ層を有する第１導電型の単結晶シリ
コン層で構成された柱状構造を有し、更にその柱
状構造の周囲が基板単結晶シリコンと電気的に接
続された第１導電型シリコンで第１の不純物ドー
プ層が途中まで埋まつておりこの埋め込み層上面
に絶縁膜が形成され、当該埋め込み層で覆われて
いない柱状構造側面にゲート絶縁膜が形成されて
おり、このゲート絶縁膜に接しかつ第２導電型の
第１及び第２の不純物ドープ層にまたがりゲート
電極となる導体層を有し、当該導体層は柱状構造
列間に２本並行して相互に絶縁された形で配置さ
れ、かつおのおのは柱状構造に１つおきにゲート
絶縁膜を介して接することを特徴とする半導体記
憶素子が得られる。
板上に側面の一部に第２導電型の第１の不純物ド
ープ層を有しかつ上面に前記第２導電型の不純物
ドープ層とは連続していない第２導電型の第２の
不純物ドープ層を有する第１導電型の単結晶シリ
コン層で構成された柱状構造を有し、更にその柱
状構造の周囲が基板単結晶シリコンと電気的に接
続された第１導電型シリコンで第１の不純物ドー
プ層が途中まで埋まつておりこの埋め込み層上面
に絶縁膜が形成され、当該埋め込み層で覆われて
いない柱状構造側面にゲート絶縁膜が形成されて
おり、このゲート絶縁膜に接しかつ第２導電型の
第１及び第２の不純物ドープ層にまたがりゲート
電極となる導体層を有し、当該導体層は柱状構造
列間に２本並行して相互に絶縁された形で配置さ
れ、かつおのおのは柱状構造に１つおきにゲート
絶縁膜を介して接することを特徴とする半導体記
憶素子が得られる。
更に本発明によれば、第１導電型の単結晶シ
リコン基板上に第２導電型の単結晶シリコン層が
形成されたものに対してエツチングを施して所望
の領域をこのシリコン層より深く柱状に残し、 露出されたシリコン面を絶縁膜で覆い、エツ
チングされて掘り込まれた底面上に堆積した絶
縁膜のみを選択的にエツチング除去し、 前記基板を更に深くエツチングし、 工程において形成された絶縁膜をマスクと
して露出シリコン表面に第２導電型の不純物を
ドープし、その表面を薄い絶縁膜で覆い、 柱状構造周囲の掘りこまれたシリコン基板の
底面上にも形成される薄い絶縁膜と第２導電型
の不純物ドープ層を選択的にエツチング除去
し、 該溝部に第１導電型のシリコンを前記柱状構
造の側面下部に設けられた第２導電型の不純物
ドープ層の上端を残す所まで埋め込み、 該埋め込み層表面に絶縁膜を形成し、 柱状構造の行列のうち奇数番目の行について
は第１の側面の、また偶数番目の行については
第１の側面の反対側の側面の絶縁膜を表面から
前記第２導電型の不純物ドープ層の上端までエ
ツチング除去してシリコン表面を露出しそこに
ゲート絶縁膜を形成し、 該ゲート絶縁膜に接し前記第２導電型不純物
ドープ層の上端と前記柱状構造上部に設けた第
２導電型の不純物ドープ層側面とにまたがりゲ
ート電極となる導体層を柱状構造行間に２本ず
つ形成する、 ことを特徴とする半導体記憶素子の製造方法が得
られる。
リコン基板上に第２導電型の単結晶シリコン層が
形成されたものに対してエツチングを施して所望
の領域をこのシリコン層より深く柱状に残し、 露出されたシリコン面を絶縁膜で覆い、エツ
チングされて掘り込まれた底面上に堆積した絶
縁膜のみを選択的にエツチング除去し、 前記基板を更に深くエツチングし、 工程において形成された絶縁膜をマスクと
して露出シリコン表面に第２導電型の不純物を
ドープし、その表面を薄い絶縁膜で覆い、 柱状構造周囲の掘りこまれたシリコン基板の
底面上にも形成される薄い絶縁膜と第２導電型
の不純物ドープ層を選択的にエツチング除去
し、 該溝部に第１導電型のシリコンを前記柱状構
造の側面下部に設けられた第２導電型の不純物
ドープ層の上端を残す所まで埋め込み、 該埋め込み層表面に絶縁膜を形成し、 柱状構造の行列のうち奇数番目の行について
は第１の側面の、また偶数番目の行については
第１の側面の反対側の側面の絶縁膜を表面から
前記第２導電型の不純物ドープ層の上端までエ
ツチング除去してシリコン表面を露出しそこに
ゲート絶縁膜を形成し、 該ゲート絶縁膜に接し前記第２導電型不純物
ドープ層の上端と前記柱状構造上部に設けた第
２導電型の不純物ドープ層側面とにまたがりゲ
ート電極となる導体層を柱状構造行間に２本ず
つ形成する、 ことを特徴とする半導体記憶素子の製造方法が得
られる。
更に本発明によれば、所望の領域を柱状に残
して第１導電型の単結晶シリコン基板をエツチン
グし、 柱状構造シリコン側面に第２導電型の不純物
をドープし、その表面を薄い絶縁膜で覆い、 柱状構造周囲の掘り込まれたシリコン基板の
底面上にも形成される薄い絶縁膜と第２導電型
の不純物ドープ層とを選択的にエツチング除去
し、 該溝部に第１導電型のシリコンを前記柱状構
造側面に設けられた第２導電型の不純物ドープ
層の上端を残す所まで埋め込み、 該埋め込み層表面に絶縁膜を形成し、 前記柱状構造上面に第１導電型の単結晶シリ
コン層を、更にその上面に第２導電型の単結晶
シリコン層を選択的に形成し、 前記埋め込み層上に少くとも前記第２導電型
の単結晶シリコン層と同じ高さまで絶縁膜を形
成し、 柱状構造の行列のうち奇数番目の行について
は第１の側面の、また偶数番目の行については
第１の側面の反対側の側面の絶縁膜を表面から
前記第２導電型の不純物ドープ層の上端までエ
ツチング除去してシリコン表面を露出しそこに
ゲート絶縁膜を形成し、 該ゲート絶縁膜に接し前記第２導電型不純物
ドープ層の上端と前記柱状構造上部に設けた第
２導電型の不純物ドープ層側面とにまたがりゲ
ート電極となる導体層を柱状構造行間に２本ず
つ形成する、 ことを特徴とする半導体記憶素子の製造方法が得
られる。
して第１導電型の単結晶シリコン基板をエツチン
グし、 柱状構造シリコン側面に第２導電型の不純物
をドープし、その表面を薄い絶縁膜で覆い、 柱状構造周囲の掘り込まれたシリコン基板の
底面上にも形成される薄い絶縁膜と第２導電型
の不純物ドープ層とを選択的にエツチング除去
し、 該溝部に第１導電型のシリコンを前記柱状構
造側面に設けられた第２導電型の不純物ドープ
層の上端を残す所まで埋め込み、 該埋め込み層表面に絶縁膜を形成し、 前記柱状構造上面に第１導電型の単結晶シリ
コン層を、更にその上面に第２導電型の単結晶
シリコン層を選択的に形成し、 前記埋め込み層上に少くとも前記第２導電型
の単結晶シリコン層と同じ高さまで絶縁膜を形
成し、 柱状構造の行列のうち奇数番目の行について
は第１の側面の、また偶数番目の行については
第１の側面の反対側の側面の絶縁膜を表面から
前記第２導電型の不純物ドープ層の上端までエ
ツチング除去してシリコン表面を露出しそこに
ゲート絶縁膜を形成し、 該ゲート絶縁膜に接し前記第２導電型不純物
ドープ層の上端と前記柱状構造上部に設けた第
２導電型の不純物ドープ層側面とにまたがりゲ
ート電極となる導体層を柱状構造行間に２本ず
つ形成する、 ことを特徴とする半導体記憶素子の製造方法が得
られる。
（実施例）
以下本発明の実施例を図面を参照しながら詳細
に説明する。第１図は本願第１の発明の実施例を
示す一部切り欠き斜視図で、４ビツト分の記憶素
子を示している。１０１は単結晶ｐ型シリコン基
板、１０２は基板１０１に垂直な柱状構造のｐ型
シリコン単結晶、１０３はこの柱状構造側壁の下
方一部の表面に設けられｐ型シリコン基板１０１
あるいはそれに電気的に接続される形で設けられ
るｐ型シリコン１０２との間で接合容量を形成す
るｎ型不純物ドープ層、１０４は不純物ドープ層
１０３表面の少なくとも一部を覆うSiO2やSiO2
とSi3N4の積層構造の絶縁薄膜であり、ｐ型シリ
コン１０５との間にMIS容量を形成する。
に説明する。第１図は本願第１の発明の実施例を
示す一部切り欠き斜視図で、４ビツト分の記憶素
子を示している。１０１は単結晶ｐ型シリコン基
板、１０２は基板１０１に垂直な柱状構造のｐ型
シリコン単結晶、１０３はこの柱状構造側壁の下
方一部の表面に設けられｐ型シリコン基板１０１
あるいはそれに電気的に接続される形で設けられ
るｐ型シリコン１０２との間で接合容量を形成す
るｎ型不純物ドープ層、１０４は不純物ドープ層
１０３表面の少なくとも一部を覆うSiO2やSiO2
とSi3N4の積層構造の絶縁薄膜であり、ｐ型シリ
コン１０５との間にMIS容量を形成する。
１０６は柱状構造の頂部分に形成されたｎ型不
純物ドープ層でありこのドープ層と１０３とで制
御用MISトランジスタのソース・ドレイン電極を
構成する。この２つのドープ層間のｐ型シリコン
１０２がチヤネル部を構成する。このようにして
１本の柱の上側に制御用MISトランジスタ、下側
に蓄電容量が形成されしかもトランジスタのチヤ
ネル部が基板と電気的に接続している。１０７は
前記溝部の残りの部分を埋め込んだSiO2等の絶
縁膜、１０９はゲート絶縁膜、１０８はゲート絶
縁膜に接し２つのｎ型不純物ドープ層１０３と１
０６とにまたがり制御用MISトランジスタのゲー
ト電極を構成しワード線となるn+型多結晶シリ
コンである。１１０は金属でありｎ型ドープ層に
接続してビツト線となる。このようにしてダイナ
ミツクメモリセルが構成される。
純物ドープ層でありこのドープ層と１０３とで制
御用MISトランジスタのソース・ドレイン電極を
構成する。この２つのドープ層間のｐ型シリコン
１０２がチヤネル部を構成する。このようにして
１本の柱の上側に制御用MISトランジスタ、下側
に蓄電容量が形成されしかもトランジスタのチヤ
ネル部が基板と電気的に接続している。１０７は
前記溝部の残りの部分を埋め込んだSiO2等の絶
縁膜、１０９はゲート絶縁膜、１０８はゲート絶
縁膜に接し２つのｎ型不純物ドープ層１０３と１
０６とにまたがり制御用MISトランジスタのゲー
ト電極を構成しワード線となるn+型多結晶シリ
コンである。１１０は金属でありｎ型ドープ層に
接続してビツト線となる。このようにしてダイナ
ミツクメモリセルが構成される。
MIS容量を形成する絶縁薄膜１０４は、ｐ型シ
リコン基板とのpn接合を完全に覆つた１０４ａ
のような場合と、前記pn接合を覆いきつていな
い１０４ｂのような場合とが絶縁薄膜の一部除去
工程の際起こりうる。蓄電容量はMIS型容量と接
合型容量との合成容量になり、前者の場合はMIS
型の面積と接合型の面積とがおおむね等しくな
り、後者の場合は殆どが接合型となる。これら２
つの容量は柱状構造部分の周囲長と、ｎ型不純物
ドープ層１０３とｐ型埋め込み層１０５の重なり
合いの高さとの積で表わされる面積と、ｎ型不純
物ドープ層１０３がｐ型層１０２に接する面積と
の和に従つて増大する。このため柱状構造部分の
断面積を小さくしても、基板深さ方向すなわち高
さ方向に寸法を大きくとることにより充分な大き
さの蓄電容量が得られる利点がある。
リコン基板とのpn接合を完全に覆つた１０４ａ
のような場合と、前記pn接合を覆いきつていな
い１０４ｂのような場合とが絶縁薄膜の一部除去
工程の際起こりうる。蓄電容量はMIS型容量と接
合型容量との合成容量になり、前者の場合はMIS
型の面積と接合型の面積とがおおむね等しくな
り、後者の場合は殆どが接合型となる。これら２
つの容量は柱状構造部分の周囲長と、ｎ型不純物
ドープ層１０３とｐ型埋め込み層１０５の重なり
合いの高さとの積で表わされる面積と、ｎ型不純
物ドープ層１０３がｐ型層１０２に接する面積と
の和に従つて増大する。このため柱状構造部分の
断面積を小さくしても、基板深さ方向すなわち高
さ方向に寸法を大きくとることにより充分な大き
さの蓄電容量が得られる利点がある。
本構造のゲート電極となる導体膜１０８は柱状
構造列間に２本並行する１０８ａ，１０８ｂよう
に配置されかつおのおの柱状構造に１つおきにゲ
ート絶縁膜を介し接し制御用MISトランジスタを
構成しているため、行方向に伸びるビツト線１１
０は折り返し型（フオールデツド型）を採用でき
る。このため開放型（オープン型）と比較し、セ
ンスアツプの配置ピツチが２倍になり周辺回路の
設計基準が緩和できること、更にノイズ耐性が向
上することなどの利点がある。
構造列間に２本並行する１０８ａ，１０８ｂよう
に配置されかつおのおの柱状構造に１つおきにゲ
ート絶縁膜を介し接し制御用MISトランジスタを
構成しているため、行方向に伸びるビツト線１１
０は折り返し型（フオールデツド型）を採用でき
る。このため開放型（オープン型）と比較し、セ
ンスアツプの配置ピツチが２倍になり周辺回路の
設計基準が緩和できること、更にノイズ耐性が向
上することなどの利点がある。
本構造を用いれば、設計基準をＦとしたとき、
最小占有面積は6F2（2F×3F）にまで小さくでき
高密度化が達成可能である。等に、制御用トラン
ジスタのチヤネル部は柱状構造中心部のｐ型部分
を介してｐ型基板に接続されており、チヤネル部
が基板から浮いている場合に起こる不都合（チヤ
ネル内のチヤージアツプ、しきい値電圧の不安定
性など）を回避できる利点がある。
最小占有面積は6F2（2F×3F）にまで小さくでき
高密度化が達成可能である。等に、制御用トラン
ジスタのチヤネル部は柱状構造中心部のｐ型部分
を介してｐ型基板に接続されており、チヤネル部
が基板から浮いている場合に起こる不都合（チヤ
ネル内のチヤージアツプ、しきい値電圧の不安定
性など）を回避できる利点がある。
以下本実施例を更に具体的に示したものを本願
第２の発明（製造方法）と共に第２図を参照しな
がら説明する。
第２の発明（製造方法）と共に第２図を参照しな
がら説明する。
まず、濃度５×1016cm-3程度のｐ型単結晶シリ
コン基板２０１上に厚さ約0.5μmのｎ型不純物ド
ープ層２０６を形成した基板を用い、その表面に
厚さ200Å程度の薄いSiO2膜、その上に厚さ1000
Å程度のSi3N4膜、その上に厚いSiO2膜を積層し
たマスクパターンを用いて反応性イオンエツチン
グ（RIE）等の異方性エツチングにより当該基板
のうちメモリセルを形成したい領域を2μm程度掘
り込んで、横方3μmピツチ、縦方向4.5μmピツチ
に配列された1.5μm×1.5μmの角柱パターンを形
成した。このあと露出シリコン表面をシリコン酸
化膜などの絶縁膜２１１で覆つたのち掘り込んだ
シリコン溝部底面上の絶縁膜のみを選択的に除去
した。（第２図ａ） 次に、前記シリコン溝部をRIEで更に6μm程度
掘り込んだ、砒素の熱拡散法等により柱状構造の
側面の一部にｎ型不純物ドープ層２０３を浅く形
成した状態を示す（第２図ｂ）。
コン基板２０１上に厚さ約0.5μmのｎ型不純物ド
ープ層２０６を形成した基板を用い、その表面に
厚さ200Å程度の薄いSiO2膜、その上に厚さ1000
Å程度のSi3N4膜、その上に厚いSiO2膜を積層し
たマスクパターンを用いて反応性イオンエツチン
グ（RIE）等の異方性エツチングにより当該基板
のうちメモリセルを形成したい領域を2μm程度掘
り込んで、横方3μmピツチ、縦方向4.5μmピツチ
に配列された1.5μm×1.5μmの角柱パターンを形
成した。このあと露出シリコン表面をシリコン酸
化膜などの絶縁膜２１１で覆つたのち掘り込んだ
シリコン溝部底面上の絶縁膜のみを選択的に除去
した。（第２図ａ） 次に、前記シリコン溝部をRIEで更に6μm程度
掘り込んだ、砒素の熱拡散法等により柱状構造の
側面の一部にｎ型不純物ドープ層２０３を浅く形
成した状態を示す（第２図ｂ）。
次に前記熱拡散により掘り込まれたシリコン溝
部底面にも形成されるｎ型不純物ドープ層を異方
エツチングで選択的に除去したのち、MIS容量と
なる薄い絶縁膜たとえば熱酸化膜や熱酸化膜と
CVD窒化膜との積層２０４を露出シリコン表面
に形成する。そのあとシリコン溝部底面上にも堆
積された当該絶縁膜を異方性エツチングで選択的
に除去した（第２図ｃ）。エツチングの異方性が
やや悪いかあるいは柱状構造が少し斜めになつて
いると側壁の下部の絶縁薄膜が第１図１０４ｂに
示したように一部除去される。ただしエツチング
後に絶縁薄膜の残る面積が隣りあうセル間で１０
４ａ，１０４ｂのように極端にばらつくことはな
く、少なくとも１つのチツプ内では同程度であ
る。
部底面にも形成されるｎ型不純物ドープ層を異方
エツチングで選択的に除去したのち、MIS容量と
なる薄い絶縁膜たとえば熱酸化膜や熱酸化膜と
CVD窒化膜との積層２０４を露出シリコン表面
に形成する。そのあとシリコン溝部底面上にも堆
積された当該絶縁膜を異方性エツチングで選択的
に除去した（第２図ｃ）。エツチングの異方性が
やや悪いかあるいは柱状構造が少し斜めになつて
いると側壁の下部の絶縁薄膜が第１図１０４ｂに
示したように一部除去される。ただしエツチング
後に絶縁薄膜の残る面積が隣りあうセル間で１０
４ａ，１０４ｂのように極端にばらつくことはな
く、少なくとも１つのチツプ内では同程度であ
る。
第２図ｄは、前記掘り込まれたシリコン溝部を
選択エピタキシヤル成長法によりｐ型シリコン層
２０５で5μm程度埋め込んだ状態を示す。埋めこ
む方法としてはｐ型多結晶シリコン膜を気相成長
しそのあとエツチパツクしてもよく、選択エピと
この方法をくみあわせてもよい。
選択エピタキシヤル成長法によりｐ型シリコン層
２０５で5μm程度埋め込んだ状態を示す。埋めこ
む方法としてはｐ型多結晶シリコン膜を気相成長
しそのあとエツチパツクしてもよく、選択エピと
この方法をくみあわせてもよい。
第２図ｅは、残りの溝部をCVD法やRFバイア
ススパツタ法やシリカガラスの塗布法等を用いて
シリコン酸化膜２０７で埋め込んだ後２つのｎ型
不純物ドープ層２０３，２０６並びにそれらを分
離する形で存在する基板に連続しているｐ型柱状
シリコン２０２の一部、の表面にまたがつた形で
接する深さ2.5μm程度、幅1.5μm程度の溝２１２
を形成した状態を示す。
ススパツタ法やシリカガラスの塗布法等を用いて
シリコン酸化膜２０７で埋め込んだ後２つのｎ型
不純物ドープ層２０３，２０６並びにそれらを分
離する形で存在する基板に連続しているｐ型柱状
シリコン２０２の一部、の表面にまたがつた形で
接する深さ2.5μm程度、幅1.5μm程度の溝２１２
を形成した状態を示す。
第２図ｆは前記２０２，２０３，２０６の露出
シリコン表面にゲート絶縁膜を熱酸化法等で形成
したのち、少くとも前記溝部側壁に接する形で化
学気相成長（CVD）法によりのちにワード線と
して成形するn+多結晶シリコン２０８を全面に
約0.5μmの厚さで被着した状態を示す。
シリコン表面にゲート絶縁膜を熱酸化法等で形成
したのち、少くとも前記溝部側壁に接する形で化
学気相成長（CVD）法によりのちにワード線と
して成形するn+多結晶シリコン２０８を全面に
約0.5μmの厚さで被着した状態を示す。
第２図ｇは反応性イオンエツチング（RIE）法
など異方性のエツチング法により、前記溝部にÅ
字形に堆積した多結晶シリコンの底部と柱状構造
頂上並びに埋め込み絶縁膜２０７上に堆積した多
結晶シリコンを除去したのち、ワード線として分
離された２０８ａと２０８ｂ，２０８ｃと２０８
ｄの間に絶縁膜２０７′をCVD法とRIEによるエ
ツチパツク法の組み合わせ等により埋め込んだ状
態を示す。
など異方性のエツチング法により、前記溝部にÅ
字形に堆積した多結晶シリコンの底部と柱状構造
頂上並びに埋め込み絶縁膜２０７上に堆積した多
結晶シリコンを除去したのち、ワード線として分
離された２０８ａと２０８ｂ，２０８ｃと２０８
ｄの間に絶縁膜２０７′をCVD法とRIEによるエ
ツチパツク法の組み合わせ等により埋め込んだ状
態を示す。
次いで、第１図に示すごとく、層間絶縁膜を全
表面上に形成し、ビツト線となる金属配線１１０
をｎ型不純物ドープ層１０６に施すことにより、
新しい構造のダイナミツク型メモリセルが得られ
る。
表面上に形成し、ビツト線となる金属配線１１０
をｎ型不純物ドープ層１０６に施すことにより、
新しい構造のダイナミツク型メモリセルが得られ
る。
ｎチヤネルMOSトランジスタにリークが生じ
る恐れがある場合は、シリコン酸化膜２０７の代
わりにボロンガラス（BSG）をうめこみ、溝２
１２を形成したあと熱処理してゲート電極１０８
に接しない領域のシリコンにボロンをドープすれ
ばよい。
る恐れがある場合は、シリコン酸化膜２０７の代
わりにボロンガラス（BSG）をうめこみ、溝２
１２を形成したあと熱処理してゲート電極１０８
に接しない領域のシリコンにボロンをドープすれ
ばよい。
次に、本願第三の発明（製造方法）の実施例を
第３図を参照しながら説明する。
第３図を参照しながら説明する。
まず、５×1016cm-3程度の不純物濃度のｐ型単
結晶シリコン基板３０１を用い、その表面に厚さ
200Å程度の薄いSiO2膜、その上に厚さ1000Å程
度のSi3N4膜、その上に厚いSiO2膜を積層したマ
スクパターンを用いて反応性イオンエツチング
（RIE）等の異方性エツチングにより当該基板の
うちメモリセルを形成したい領域を6μm程度掘り
込んで、前記実施例と平面方向の寸法が同じ角柱
パターンを形成する。このあと砒素の熱拡散法等
により柱状構造側面にｎ型不純物ドープ層３０３
を浅く形成し、その表面にMIS容量となる絶縁薄
膜３０４、例えば熱酸化膜や熱酸化膜とCVD窒
化膜との積層膜を形成する。（第３図ａ） 次に、前記シリコン溝部底面上にも堆積された
絶縁膜と、それに覆われているｎ型不純物ドープ
層とを異方性エツチングで選択的に除去したのち
当該溝部を前記実施例と同様にSiH2Cl2とHClを
原料ガスとした選択エピタキシヤル成長法により
ｐ型シリコン層３０５で5μm程度埋め込み、更に
該埋め込み層表面を熱酸化してシリコン酸化膜３
０７で覆う。（第３図ｂ） 次に、柱状構造上面を露出し、選択エピタキシ
ヤル成長法により、厚さ1μmのｐ型シリコン積層
３２２、厚さ0.5μmのn+型シリコン積層３０６を
連続的に形成する（第３図ｃ）。この時、ｐ型シ
リコン積層を厚さ1.5μm形成し、その上面に砒素
イオン注入などでn+層を形成することも可能で
あることは当然である。第３図ｃの状態は、第２
図でいえばｄ図とｅ図の中間の状態に相当する。
従つて、以下の工程は前記本願第２の発明の実施
例の後半部分を用いうる。この実施例では第３図
ｃで明らかなようにｐ型シリコン積層３２２、
n+型シリコン積層３０６を、ともに柱状構造上
面の全体に形成した。しかしこの２つの積層を柱
状構造上面の一部分にだけ形成してもよい。ただ
しｐ型シリコン積層３２２は柱状構造上面のｐ型
部分に少なくとも一部分で接して電気的に接続さ
れていなければならない。この実施例においても
トランジスタにリークが生じる恐れがある場合は
前記実施例のようにボロンをドープすればよい。
結晶シリコン基板３０１を用い、その表面に厚さ
200Å程度の薄いSiO2膜、その上に厚さ1000Å程
度のSi3N4膜、その上に厚いSiO2膜を積層したマ
スクパターンを用いて反応性イオンエツチング
（RIE）等の異方性エツチングにより当該基板の
うちメモリセルを形成したい領域を6μm程度掘り
込んで、前記実施例と平面方向の寸法が同じ角柱
パターンを形成する。このあと砒素の熱拡散法等
により柱状構造側面にｎ型不純物ドープ層３０３
を浅く形成し、その表面にMIS容量となる絶縁薄
膜３０４、例えば熱酸化膜や熱酸化膜とCVD窒
化膜との積層膜を形成する。（第３図ａ） 次に、前記シリコン溝部底面上にも堆積された
絶縁膜と、それに覆われているｎ型不純物ドープ
層とを異方性エツチングで選択的に除去したのち
当該溝部を前記実施例と同様にSiH2Cl2とHClを
原料ガスとした選択エピタキシヤル成長法により
ｐ型シリコン層３０５で5μm程度埋め込み、更に
該埋め込み層表面を熱酸化してシリコン酸化膜３
０７で覆う。（第３図ｂ） 次に、柱状構造上面を露出し、選択エピタキシ
ヤル成長法により、厚さ1μmのｐ型シリコン積層
３２２、厚さ0.5μmのn+型シリコン積層３０６を
連続的に形成する（第３図ｃ）。この時、ｐ型シ
リコン積層を厚さ1.5μm形成し、その上面に砒素
イオン注入などでn+層を形成することも可能で
あることは当然である。第３図ｃの状態は、第２
図でいえばｄ図とｅ図の中間の状態に相当する。
従つて、以下の工程は前記本願第２の発明の実施
例の後半部分を用いうる。この実施例では第３図
ｃで明らかなようにｐ型シリコン積層３２２、
n+型シリコン積層３０６を、ともに柱状構造上
面の全体に形成した。しかしこの２つの積層を柱
状構造上面の一部分にだけ形成してもよい。ただ
しｐ型シリコン積層３２２は柱状構造上面のｐ型
部分に少なくとも一部分で接して電気的に接続さ
れていなければならない。この実施例においても
トランジスタにリークが生じる恐れがある場合は
前記実施例のようにボロンをドープすればよい。
以上本発明を１つの実施例にもとづいて説明し
たが実施例のｐ型とｎ型とを入れ替えても同様の
効果が得られる。
たが実施例のｐ型とｎ型とを入れ替えても同様の
効果が得られる。
また、ゲート電極１０８には結晶シリコンの代
わりにタングステン、モリブデン、チタン等の高
融点金属、もしくはそれらの硅化物、更にはそれ
らの多層構造を用いることが可能である。ふつう
はゲート電極の仕事関数φMがチヤネル上で一定
であることが望ましいので、ゲート電極のうちチ
ヤネルにかかる部分、とそれ以外の部分とをそれ
ぞれ一定の材料にするように多層にするとよい。
わりにタングステン、モリブデン、チタン等の高
融点金属、もしくはそれらの硅化物、更にはそれ
らの多層構造を用いることが可能である。ふつう
はゲート電極の仕事関数φMがチヤネル上で一定
であることが望ましいので、ゲート電極のうちチ
ヤネルにかかる部分、とそれ以外の部分とをそれ
ぞれ一定の材料にするように多層にするとよい。
更に、本実施例では柱状構造の行列が、行方向
列方向共に直線上に並んでいるため列間に配置さ
れる二本のフード線は蛇行する形になつている
が、第４図に示すようにワード線対１０８ａ，１
０８ｂを直線状に配し、柱の位置を奇数行、偶数
行でずらすように配置することも可能である。第
４図では５ビツト分の記憶素子を示している。
列方向共に直線上に並んでいるため列間に配置さ
れる二本のフード線は蛇行する形になつている
が、第４図に示すようにワード線対１０８ａ，１
０８ｂを直線状に配し、柱の位置を奇数行、偶数
行でずらすように配置することも可能である。第
４図では５ビツト分の記憶素子を示している。
柱状構造の行列の行は一直線上に配置される
が、列は蛇行する（偶数行との交点と奇数行との
交点が隣接はしているが異なる二本の直線上にあ
る）ように配置されているので、隣接列間に２本
並行して配置されるゲート電極となる導体膜１０
８ａ，１０８ｂはおのおの直線にすることが可能
でワード線として長さが蛇行するものより短縮で
き抵抗が小さくなりひいては高速化ができる利点
がある。
が、列は蛇行する（偶数行との交点と奇数行との
交点が隣接はしているが異なる二本の直線上にあ
る）ように配置されているので、隣接列間に２本
並行して配置されるゲート電極となる導体膜１０
８ａ，１０８ｂはおのおの直線にすることが可能
でワード線として長さが蛇行するものより短縮で
き抵抗が小さくなりひいては高速化ができる利点
がある。
第５図ａ，ｂは更に別の実施例を示す概略平面
図である。ａ，ｂ図ともに柱状構造５０１は行方
向には一直線上に並び、列方向には柱状構造の径
の半分ずつ重なるように蛇行している。ａ図では
一方のゲート電極１０８ａは直線、他方のゲート
電極１０８ｂは蛇行している。ｂ図では両方のゲ
ート電極とも３行分は直線であるが全体としてみ
ると大きく蛇行している。
図である。ａ，ｂ図ともに柱状構造５０１は行方
向には一直線上に並び、列方向には柱状構造の径
の半分ずつ重なるように蛇行している。ａ図では
一方のゲート電極１０８ａは直線、他方のゲート
電極１０８ｂは蛇行している。ｂ図では両方のゲ
ート電極とも３行分は直線であるが全体としてみ
ると大きく蛇行している。
（発明の効果）
この結果、第１図の実施例では3μm×4.5μm、
第４図の実施例では3μm×3.75μmの小面積の中
に1.5μmの設計ルールでダイナミツク型MIS半導
体記憶素子を作製することができ、しかもなお蓄
電容量面積MIS容量部分だけでも30μm2と充分大
きくできる。pn接合容量も加えると更に大きく
なる。従つてα線エラー等のソフトエラーにも充
分耐えうることがわかつた。また制御用トランジ
スタの実効チヤネル長も1μm程度以上と充分に大
きいものにすることが可能であり、シヨートチヤ
ネル効果をおさえることができる。更に制御用ト
ランジスタのチヤネル部は柱状構造の中心部を介
して基板に電気的に接続されており、チヤネル部
が基板から浮いている場合に見られるチヤージポ
ンピング現象に伴うチヤネル部電位の振動、バイ
ポーラ動作の懸念はない。
第４図の実施例では3μm×3.75μmの小面積の中
に1.5μmの設計ルールでダイナミツク型MIS半導
体記憶素子を作製することができ、しかもなお蓄
電容量面積MIS容量部分だけでも30μm2と充分大
きくできる。pn接合容量も加えると更に大きく
なる。従つてα線エラー等のソフトエラーにも充
分耐えうることがわかつた。また制御用トランジ
スタの実効チヤネル長も1μm程度以上と充分に大
きいものにすることが可能であり、シヨートチヤ
ネル効果をおさえることができる。更に制御用ト
ランジスタのチヤネル部は柱状構造の中心部を介
して基板に電気的に接続されており、チヤネル部
が基板から浮いている場合に見られるチヤージポ
ンピング現象に伴うチヤネル部電位の振動、バイ
ポーラ動作の懸念はない。
本発明を1.5μm設計ルールで適用し１メガビツ
トの記憶回路を作製すれば第１図の実施例では記
憶素子部分のみの領域が14.1mm2（3.07mm×4.61
mm）、第４図の実施例では11.6mm2（3.04×3.80mm）
1μm設計ルールで４メガビツトの場合は第１図の
実施例では25.2mm2（4.10mm×6.14mm）、第４図の実
施例では20.6mm2（4.06×5.07mm）となり、周辺回
路を含めても現用の64K DRAMパツケージと同
程度の大きさのものに収容可能であることが判明
した。
トの記憶回路を作製すれば第１図の実施例では記
憶素子部分のみの領域が14.1mm2（3.07mm×4.61
mm）、第４図の実施例では11.6mm2（3.04×3.80mm）
1μm設計ルールで４メガビツトの場合は第１図の
実施例では25.2mm2（4.10mm×6.14mm）、第４図の実
施例では20.6mm2（4.06×5.07mm）となり、周辺回
路を含めても現用の64K DRAMパツケージと同
程度の大きさのものに収容可能であることが判明
した。
第１図、第４図は本発明の記憶素子の構造の実
施例を示す一部切り欠き斜視図、第２図ａ−ｇ、
第３図ａ−ｃはそれぞれ本発明の記憶素子の製造
方法の実施例を示す一部切り欠き斜視図である。
第５図ａ，ｂは本発明の記憶素子の構造の実施例
を示す概略平面図。 図において、１０１，２０１，３０１……ｐ型
シリコン基板、１０２，２０２……ｐ型シリコン
柱状構造、１０３，２０３，３０３……ｎ型不純
物ドープ層、１０２，２０２……ｐ型シリコン柱
状構造、１０３，２０３……ｎ型不純物ドープ
層、１０４，２０４……絶縁薄膜、１０５，２０
５……ｐ型シリコン埋め込み層、１０６……ｎ型
不純物ドープ層、１０７……絶縁膜、１０８……
多結晶シリコン或いは高融点金属または高融点金
属珪化物などの導体膜、１０９……絶縁薄膜、１
１０……金属、２１１……絶縁膜、２１２……絶
縁膜に掘り込まれた溝、１０４，２０４，３０４
……絶縁薄膜、１０５，２０５，３０５……ｐ型
シリコン層、１０６……ｎ型不純物ドープ層、３
０６……ｎ型シリコン積層、１０７，３０７……
絶縁膜、１０８……多結晶シリコン或いは高融点
金属または高融点金属珪化物などの導体膜、１０
９……絶縁薄膜、１１０……金属、２１１……絶
縁膜、２１２……絶縁膜に掘り込まれた溝、３２
２……ｐ型シリコン積層。
施例を示す一部切り欠き斜視図、第２図ａ−ｇ、
第３図ａ−ｃはそれぞれ本発明の記憶素子の製造
方法の実施例を示す一部切り欠き斜視図である。
第５図ａ，ｂは本発明の記憶素子の構造の実施例
を示す概略平面図。 図において、１０１，２０１，３０１……ｐ型
シリコン基板、１０２，２０２……ｐ型シリコン
柱状構造、１０３，２０３，３０３……ｎ型不純
物ドープ層、１０２，２０２……ｐ型シリコン柱
状構造、１０３，２０３……ｎ型不純物ドープ
層、１０４，２０４……絶縁薄膜、１０５，２０
５……ｐ型シリコン埋め込み層、１０６……ｎ型
不純物ドープ層、１０７……絶縁膜、１０８……
多結晶シリコン或いは高融点金属または高融点金
属珪化物などの導体膜、１０９……絶縁薄膜、１
１０……金属、２１１……絶縁膜、２１２……絶
縁膜に掘り込まれた溝、１０４，２０４，３０４
……絶縁薄膜、１０５，２０５，３０５……ｐ型
シリコン層、１０６……ｎ型不純物ドープ層、３
０６……ｎ型シリコン積層、１０７，３０７……
絶縁膜、１０８……多結晶シリコン或いは高融点
金属または高融点金属珪化物などの導体膜、１０
９……絶縁薄膜、１１０……金属、２１１……絶
縁膜、２１２……絶縁膜に掘り込まれた溝、３２
２……ｐ型シリコン積層。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型シリコン単結晶基板上に側面の一
部に第２導電型の第１の不純物ドープ層を有しか
つ上面に前記第２導電型の不純物ドープ層とは連
続していない第２導電型の第２の不純物ドープ層
を有する第１導電型の単結晶シリコン層で構成さ
れた柱状構造を有し、更にその柱状構造の周囲が
基板単結晶シリコンと電気的に接続された第１導
電型シリコンで第１の不純物ドープ層が途中まで
埋まつており、この埋め込み層上面に絶縁膜が形
成され、当該埋め込み層で覆われていない柱状構
造側面にゲート絶縁膜が形成されており、このゲ
ート絶縁膜に接しかつ第２導電型の第１及び第２
の不純物ドープ層にまたがりゲート電極となる導
体層を有し、当該導体層は柱状構造列間に２本並
行して相互に絶縁された形で配置され、かつおの
おのは柱状構造に１つおきにゲート絶縁膜を介し
て接することを特徴とする半導体記憶素子。 ２ 第１導電型の単結晶シリコン基板上に第
２導電型の単結晶シリコン層が形成されたもの
に対して、エツチングを施して所望の領域をこ
のシリコン層より深く柱状に残し、 露出されたシリコン面を絶縁膜で覆い、エツ
チングされて堀り込まれた底面上に堆積した絶
縁膜のみを選択的にエツチング除去し、 前記基板を更に深くエツチングし、 工程において形成された絶縁膜をマスクと
して露出シリコン表面に第２導電型の不純物を
ドープし、その表面を薄い絶縁膜で覆い、 柱状構造周囲の堀りこまれたシリコン基板の
底面上にも形成される薄い絶縁膜と第２導電型
の不純物ドープ層を選択的にエツチング除去
し、 該溝部に第１導電型のシリコンを前記柱状構
造の側面下部に設けられた第２導電型の不純物
ドープ層の上端を残す所まで埋め込み、 該埋め込み層表面に絶縁膜を形成し、 柱状構造の行列のうち奇数番目の行について
は第１の側面の、また偶数番目の行については
第１の側面の反対側の側面の絶縁膜を表面から
前記第２導電型の不純物ドープ層の上端までエ
ツチング除去してシリコン表面を露出しそこに
ゲート絶縁膜を形成し、 該ゲート絶縁膜に接し前記第２導電型不純物
ドープ層の上端と前記柱状構造上部に設けた第
２導電型の不純物ドープ層側面とにまたがりゲ
ート電極となる導体層を柱状構造行間に２本ず
つ形成する、 ことを特徴とする半導体記憶素子の製造方法。 ３ 所望の領域を柱状に残して第１導電型の
単結晶シリコン基板をエツチングし、 柱状構造シリコン側面に第２導電型の不純物
をドープし、その表面を薄い絶縁膜で覆い、 柱状構造周囲の堀り込まれたシリコン基板の
底面上にも形成される薄い絶縁膜と第２導電型
の不純物ドープ層とを選択的にエツチング除去
し、 該溝部に第１導電型のシリコンを前記柱状構
造側面に設けられた第２導電型の不純物ドープ
層の上端を残す所まで埋め込み、 該埋め込み層表面に絶縁膜を形成し、 前記柱状構造上面に第１導電型の単結晶シリ
コン層を、更にその上面に第２導電型の単結晶
シリコン層を選択的に形成し、 前記埋め込み層上に少くとも前記第２導電型
の単結晶シリコン層と同じ高さまで絶縁膜を形
成し、 柱状構造の行列のうち奇数番目の行について
は第１の側面の、また偶数番目の行については
第１の側面の反対側の側面の絶縁膜を表面から
前記第２導電型の不純物ドープ層の上端までエ
ツチング除去してシリコン表面を露出しそこに
ゲート絶縁膜を形成し、 該ゲート絶縁膜に接し前記第２導電型不純物
ドープ層の上端と前記柱状構造上部に設けた第
２導電型の不純物ドープ層側面とにまたがりゲ
ート電極となる導体層を柱状構造行間に２本ず
つ形成する、 ことを特徴とする半導体記憶素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209474A JPS6269549A (ja) | 1985-09-20 | 1985-09-20 | 半導体記憶素子とその製造方法 |
| US06/845,297 US4737829A (en) | 1985-03-28 | 1986-03-28 | Dynamic random access memory device having a plurality of one-transistor type memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209474A JPS6269549A (ja) | 1985-09-20 | 1985-09-20 | 半導体記憶素子とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269549A JPS6269549A (ja) | 1987-03-30 |
| JPH0435913B2 true JPH0435913B2 (ja) | 1992-06-12 |
Family
ID=16573449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209474A Granted JPS6269549A (ja) | 1985-03-28 | 1985-09-20 | 半導体記憶素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269549A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366963A (ja) * | 1986-09-08 | 1988-03-25 | Nippon Telegr & Teleph Corp <Ntt> | 溝埋込型半導体装置およびその製造方法 |
| JPH01260854A (ja) * | 1988-04-12 | 1989-10-18 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-09-20 JP JP60209474A patent/JPS6269549A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6269549A (ja) | 1987-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |