JPH07109877B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH07109877B2 JPH07109877B2 JP63252979A JP25297988A JPH07109877B2 JP H07109877 B2 JPH07109877 B2 JP H07109877B2 JP 63252979 A JP63252979 A JP 63252979A JP 25297988 A JP25297988 A JP 25297988A JP H07109877 B2 JPH07109877 B2 JP H07109877B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体記憶装置およびその製造方法に関す
るもので、特にDRAM（Dynamic Random Access Memory）
セルのセル構造を改良した半導体記憶装置およびその製
造方法に関するものである。
るもので、特にDRAM（Dynamic Random Access Memory）
セルのセル構造を改良した半導体記憶装置およびその製
造方法に関するものである。
（従来技術） 第５図、および第６図を参照して、従来技術によるDRAM
セルについて説明する。
セルについて説明する。
第５図（ａ）、および第５図（ｂ）は、従来技術による
DRAMセルの平面図、および断面図で、特にクロスポイン
トセルと呼ばれるセルである。
DRAMセルの平面図、および断面図で、特にクロスポイン
トセルと呼ばれるセルである。
第５図（ａ）の平面図において、DRAMセルのワード線10
1と、ビット線102との交点に１ビット分のセルができ
る。このDRAMセルの記憶素子には、いわゆるトレンチ構
造を有するキャパシタが用いられており、半導体基板10
0にトレンチ溝103が開孔形成されている。
1と、ビット線102との交点に１ビット分のセルができ
る。このDRAMセルの記憶素子には、いわゆるトレンチ構
造を有するキャパシタが用いられており、半導体基板10
0にトレンチ溝103が開孔形成されている。
第５図（ｂ）は、第５図（ａ）の断面Ｂ−Ｂに沿った断
面図であり、この断面図に示すように、半導体基板100
内にＰ型拡散層104が形成され、このＰ型拡散層104の下
層には、不純物濃度の高いP+型拡散層105が形成され、
この２つの拡散層を貫通してトレンチ溝103が開孔形成
され、このトレンチ溝103内には、キャパシタ電極107、
およびワード線101が形成されている。さらに、半導体
基板100とは、埋込コンタクト部108を除いて、ゲート酸
化膜106、およびキャパシタ絶縁膜109により絶縁されて
いる。
面図であり、この断面図に示すように、半導体基板100
内にＰ型拡散層104が形成され、このＰ型拡散層104の下
層には、不純物濃度の高いP+型拡散層105が形成され、
この２つの拡散層を貫通してトレンチ溝103が開孔形成
され、このトレンチ溝103内には、キャパシタ電極107、
およびワード線101が形成されている。さらに、半導体
基板100とは、埋込コンタクト部108を除いて、ゲート酸
化膜106、およびキャパシタ絶縁膜109により絶縁されて
いる。
このDRAMセルの動作としては、ビット線102に与えられ
た電位が、ワード線101の電位を上げることにより、ゲ
ート酸化膜106近傍のＰ型拡散層104が反転することによ
り、埋込コンタクト108に伝達される。一方、この埋込
コンタクト108は、キャパシタ電極107と接続されている
ので、このキャパシタ電極107と、キャパシタ絶縁膜109
を挟んで対向しているP+型拡散層105との間において形
成されるMIS（Metal Insulator Semicondoctor）型キ
ャパシタに電荷を蓄えて記憶する。
た電位が、ワード線101の電位を上げることにより、ゲ
ート酸化膜106近傍のＰ型拡散層104が反転することによ
り、埋込コンタクト108に伝達される。一方、この埋込
コンタクト108は、キャパシタ電極107と接続されている
ので、このキャパシタ電極107と、キャパシタ絶縁膜109
を挟んで対向しているP+型拡散層105との間において形
成されるMIS（Metal Insulator Semicondoctor）型キ
ャパシタに電荷を蓄えて記憶する。
このような構成の従来技術による半導体記憶装置による
と、キャパシタのみならず、転送ゲート領域もトレンチ
溝103の内部に埋込むので、半導体記憶装置の平面方向
においてかなりの集積度の向上が図れる。しかしなが
ら、この集積度の向上、即ち装置の微細化には限界があ
る。この微細化の限界について、第６図を参照して説明
する。
と、キャパシタのみならず、転送ゲート領域もトレンチ
溝103の内部に埋込むので、半導体記憶装置の平面方向
においてかなりの集積度の向上が図れる。しかしなが
ら、この集積度の向上、即ち装置の微細化には限界があ
る。この微細化の限界について、第６図を参照して説明
する。
第６図に示すように、写真蝕刻工程等から決まる最小寸
法をＦとし、さらに、異なる写真蝕刻工程間の合わせ余
裕を0.2Fとして、製造しうる最小の半導体記憶装置を製
造するとするならば、トレンチ溝一辺の長さは前記した
最小寸法のＦとなり、ワード線、ビット線の線幅は夫々
1.4F、および各ワード線、各ビット線の間隔は1.0Fとな
るので、セル領域の１辺の長さは、 0.5F＋0.2F＋1.0F＋0.2F＋0.5F ＝2.4F となる。従って、１ビット分のセルの最小面積は、 2.4F×2.4F ＝5.76F2 となる。
法をＦとし、さらに、異なる写真蝕刻工程間の合わせ余
裕を0.2Fとして、製造しうる最小の半導体記憶装置を製
造するとするならば、トレンチ溝一辺の長さは前記した
最小寸法のＦとなり、ワード線、ビット線の線幅は夫々
1.4F、および各ワード線、各ビット線の間隔は1.0Fとな
るので、セル領域の１辺の長さは、 0.5F＋0.2F＋1.0F＋0.2F＋0.5F ＝2.4F となる。従って、１ビット分のセルの最小面積は、 2.4F×2.4F ＝5.76F2 となる。
これ以上、１ビット分のセルの面積を小さくしようとす
れば、写真蝕刻技術を大幅に改善、進歩させ、解像度、
および合わせ精度を向上させる以外に方法はない。
れば、写真蝕刻技術を大幅に改善、進歩させ、解像度、
および合わせ精度を向上させる以外に方法はない。
（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、写
真蝕刻技術の大幅な改善にたよることなく、より高い集
積度を実現できる半導体記憶装置およびその製造方法を
提供することを目的とする。
真蝕刻技術の大幅な改善にたよることなく、より高い集
積度を実現できる半導体記憶装置およびその製造方法を
提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明による半導体記憶装置は、表面に絶縁体を持つ
凸状の壁を有する基体を有し、この壁の一側面、上面、
および一側面に対向する他側面上にかけて形成された半
導体層を有する。さらに、この半導体層のうち、壁の一
側面の一部に面した半導体層内と、壁の他側面の一部に
面した半導体層内とにそれぞれ設けられた、キャパシタ
の一方の電極となる第１導電型の第１、第２の領域と、
壁の上面に面した半導体層内に設けられた、ビット線に
接続するための端子となる第１導電型の第３の領域と、
第１の領域と第３の領域との間の半導体層内および第２
の領域と前記第３の領域との間の半導体層内とにそれぞ
れ設けられた、第２導電型の第４、第５の領域と、第
１、第２の領域の表面上にそれぞれ絶縁層を介して設け
られたキャパシタの他方の電極と、第４、第５の領域の
表面上にそれぞれ絶縁層を介して設けられた、互いに異
なるワード線に結合される第１、第２のゲート電極と、
を含むセル構造体を具備する。そして、壁が平面からみ
て長尺方向を有するとともに、複数本設けられており、
これら複数本の壁各々に、上記構造を持つセル構造体
が、壁の長尺方向に沿って互いに離間して複数配置され
ていることを特徴としている。
凸状の壁を有する基体を有し、この壁の一側面、上面、
および一側面に対向する他側面上にかけて形成された半
導体層を有する。さらに、この半導体層のうち、壁の一
側面の一部に面した半導体層内と、壁の他側面の一部に
面した半導体層内とにそれぞれ設けられた、キャパシタ
の一方の電極となる第１導電型の第１、第２の領域と、
壁の上面に面した半導体層内に設けられた、ビット線に
接続するための端子となる第１導電型の第３の領域と、
第１の領域と第３の領域との間の半導体層内および第２
の領域と前記第３の領域との間の半導体層内とにそれぞ
れ設けられた、第２導電型の第４、第５の領域と、第
１、第２の領域の表面上にそれぞれ絶縁層を介して設け
られたキャパシタの他方の電極と、第４、第５の領域の
表面上にそれぞれ絶縁層を介して設けられた、互いに異
なるワード線に結合される第１、第２のゲート電極と、
を含むセル構造体を具備する。そして、壁が平面からみ
て長尺方向を有するとともに、複数本設けられており、
これら複数本の壁各々に、上記構造を持つセル構造体
が、壁の長尺方向に沿って互いに離間して複数配置され
ていることを特徴としている。
（作用） 上記構成を有する半導体記憶装置であると、表面に絶縁
体を持つ凸状の壁に嵌め合わされるような、いわば
“コ”の字形をした半導体層を有している。この半導体
層は、壁の長尺方向に沿って互いに離間して複数配置さ
れる。これらの半導体層には各々、セルが形成され、か
つ第３の領域を共通の領域として用いたセルが２つ得ら
れる。このため、壁の側面に沿って電流通路を有するよ
うなセルが、壁の各側面毎に得られるようになり、小さ
い平面面積中に、より多くのセルを集積することができ
る。例えば一つのトレンチの中に、一つのセルを持つ公
知のクロスポイントセルに比べて、その集積度が、壁の
各側面毎にセルを持つことにより、２倍に高まる。即
ち、クロスポイントセルが必要とする１ビット分のセル
の面積中に、上記構成の半導体記憶装置では、２ビット
分のセルを得ることができる。
体を持つ凸状の壁に嵌め合わされるような、いわば
“コ”の字形をした半導体層を有している。この半導体
層は、壁の長尺方向に沿って互いに離間して複数配置さ
れる。これらの半導体層には各々、セルが形成され、か
つ第３の領域を共通の領域として用いたセルが２つ得ら
れる。このため、壁の側面に沿って電流通路を有するよ
うなセルが、壁の各側面毎に得られるようになり、小さ
い平面面積中に、より多くのセルを集積することができ
る。例えば一つのトレンチの中に、一つのセルを持つ公
知のクロスポイントセルに比べて、その集積度が、壁の
各側面毎にセルを持つことにより、２倍に高まる。即
ち、クロスポイントセルが必要とする１ビット分のセル
の面積中に、上記構成の半導体記憶装置では、２ビット
分のセルを得ることができる。
従って、写真蝕刻技術の大幅な改善にたよることなく、
より高い集積度を実現できる半導体記憶装置が得られ
る。
より高い集積度を実現できる半導体記憶装置が得られ
る。
（実施例） 以下、第１図乃至第４図を参照してこの発明の実施例に
係わる半導体記憶装置およびその製造方法について説明
する。
係わる半導体記憶装置およびその製造方法について説明
する。
第１図（ａ）乃至第１図（ｆ）は、この発明の実施例に
係わるDRAMセルの製造方法について、工程順に示した断
面図である。
係わるDRAMセルの製造方法について、工程順に示した断
面図である。
第１図（ａ）において、絶縁体層１上に、例えば気相成
長法を用いて第１の単結晶シリコン層２を成長させる。
次に、全面にホトレジスト３を堆積して所定形状にパタ
ーニングし、この所定形状のホトレジスト３をマスクに
して絶縁体層１、および単結晶シリコン層２をエッチン
グし、絶縁体層の壁４を形成する。この時、この壁４と
４との間隔は、壁４との厚さと略等しい寸法となる。
長法を用いて第１の単結晶シリコン層２を成長させる。
次に、全面にホトレジスト３を堆積して所定形状にパタ
ーニングし、この所定形状のホトレジスト３をマスクに
して絶縁体層１、および単結晶シリコン層２をエッチン
グし、絶縁体層の壁４を形成する。この時、この壁４と
４との間隔は、壁４との厚さと略等しい寸法となる。
第１図（ｂ）において、ホトレジスト３を取除いた後、
全面に、例えば気相成長法を用いて第２のシリコン層′
を成長させる。この時、第１の単結晶シリコン２を種結
晶にして単結晶シリコン２′が成長する。次に、例えば
Ｐ型の不純物であるＢ（ホウ素）をシリコン層２′にイ
オン注入し、熱拡散させ、第２の単結晶シリコン層２′
をＰ型にドープする。次に、RIE（Reactive Ion Etchin
g）法を用いて、このＰ型単結晶シリコン層２′を絶縁
体層の壁４の上面と側面にのみ残留するようにエッチン
グする。
全面に、例えば気相成長法を用いて第２のシリコン層′
を成長させる。この時、第１の単結晶シリコン２を種結
晶にして単結晶シリコン２′が成長する。次に、例えば
Ｐ型の不純物であるＢ（ホウ素）をシリコン層２′にイ
オン注入し、熱拡散させ、第２の単結晶シリコン層２′
をＰ型にドープする。次に、RIE（Reactive Ion Etchin
g）法を用いて、このＰ型単結晶シリコン層２′を絶縁
体層の壁４の上面と側面にのみ残留するようにエッチン
グする。
第１図（ｃ）において、各々の絶縁体層の壁４と４との
間の溝内に形成されたシリコン層２′間に、シリコン酸
化層５を、例えばCVD（Chemical Vapor Deposition）法
にて堆積し、例えば溝の深さの半分までのキャパシタ形
成領域までエッチングする。続いて、このシリコン酸化
層５に、例えばＮ型の不純物であるAs（ヒ素）をイオン
注入し、全面を、例えば酸化膜による保護膜６で覆い、
その後、不純物イオン活性化のための熱処理を行なう
と、前記シリコン酸化層５から、単結晶シリコン層２′
にＮ型不純物が熱拡散し、シリコン酸化膜５に接する付
近のみ単結晶シリコン層２′がＮ型にドープされ、第１
のＮ型拡散層７が形成される。
間の溝内に形成されたシリコン層２′間に、シリコン酸
化層５を、例えばCVD（Chemical Vapor Deposition）法
にて堆積し、例えば溝の深さの半分までのキャパシタ形
成領域までエッチングする。続いて、このシリコン酸化
層５に、例えばＮ型の不純物であるAs（ヒ素）をイオン
注入し、全面を、例えば酸化膜による保護膜６で覆い、
その後、不純物イオン活性化のための熱処理を行なう
と、前記シリコン酸化層５から、単結晶シリコン層２′
にＮ型不純物が熱拡散し、シリコン酸化膜５に接する付
近のみ単結晶シリコン層２′がＮ型にドープされ、第１
のＮ型拡散層７が形成される。
第１図（ｄ）において、シリコン酸化膜５、および保護
膜６を除去し、Ｐ型単結晶シリコン層２′、および第１
のＮ型拡散層７を露出させ、その後、全面に第１の熱酸
化膜８を形成する。この第１の熱酸化膜８は、後工程で
キャパシタ絶縁膜となる。次に、各々の絶縁層の壁４と
の間の溝内に、第１のポリシリコン層９を、例えばCVD
法を用いて堆積し、キャパシタ形成領域までエッチング
して、キャパシタ電極９を形成する。
膜６を除去し、Ｐ型単結晶シリコン層２′、および第１
のＮ型拡散層７を露出させ、その後、全面に第１の熱酸
化膜８を形成する。この第１の熱酸化膜８は、後工程で
キャパシタ絶縁膜となる。次に、各々の絶縁層の壁４と
の間の溝内に、第１のポリシリコン層９を、例えばCVD
法を用いて堆積し、キャパシタ形成領域までエッチング
して、キャパシタ電極９を形成する。
次に、第１図（ｅ）において、キャパシタ電極９より上
部の第１の熱酸化膜８を除去する。この工程で残留した
第１の熱酸化膜８は、キャパシタ絶縁膜８となる。次
に、全面に熱酸化により、第２の熱酸化膜10を形成す
る。この時、ポリシリコンの酸化速度が速いことから、
これからなるキャパシタ電極９の上部には他よりも厚い
熱酸化膜10が形成される。この第２の熱酸化膜10は、後
工程でゲート絶縁膜となる。次に、各々の絶縁体層の壁
４の間の溝内に、第２のポリシリコン層11を、例えばCV
D法にて堆積し、熱酸化膜10によって区切られたトラン
ジスタ形成領域までエッチングする。この第２のポリシ
リコン層11は、後工程でゲート電極となる。次に、例え
ばＮ型不純物As（ヒ素）を絶縁層の壁４上部のＰ型シリ
コン半導体層２′に、第２の熱酸化膜10を介してイオン
注入し、熱拡散させ、Ｐ型シリコン半導体層２′とは反
対導電型の第２のＮ型拡散層７′を形成する。この時、
第２のポリシリコン層11によって保護されてＮ型にドー
プされなかったＰ型シリコン半導体層２′はＰ型拡散層
13として残る。このようにして絶縁体層１中に形成され
た溝の側面、即ち、絶縁層の壁４の側面に、Ｎ型拡散層
７、７′、およびＰ型拡散層13による素子領域が形成さ
れる。次に、RIE法を用いて、第２のポリシリコン層11
を所定形状にエッチングし、ゲート電極11を形成する。
部の第１の熱酸化膜８を除去する。この工程で残留した
第１の熱酸化膜８は、キャパシタ絶縁膜８となる。次
に、全面に熱酸化により、第２の熱酸化膜10を形成す
る。この時、ポリシリコンの酸化速度が速いことから、
これからなるキャパシタ電極９の上部には他よりも厚い
熱酸化膜10が形成される。この第２の熱酸化膜10は、後
工程でゲート絶縁膜となる。次に、各々の絶縁体層の壁
４の間の溝内に、第２のポリシリコン層11を、例えばCV
D法にて堆積し、熱酸化膜10によって区切られたトラン
ジスタ形成領域までエッチングする。この第２のポリシ
リコン層11は、後工程でゲート電極となる。次に、例え
ばＮ型不純物As（ヒ素）を絶縁層の壁４上部のＰ型シリ
コン半導体層２′に、第２の熱酸化膜10を介してイオン
注入し、熱拡散させ、Ｐ型シリコン半導体層２′とは反
対導電型の第２のＮ型拡散層７′を形成する。この時、
第２のポリシリコン層11によって保護されてＮ型にドー
プされなかったＰ型シリコン半導体層２′はＰ型拡散層
13として残る。このようにして絶縁体層１中に形成され
た溝の側面、即ち、絶縁層の壁４の側面に、Ｎ型拡散層
７、７′、およびＰ型拡散層13による素子領域が形成さ
れる。次に、RIE法を用いて、第２のポリシリコン層11
を所定形状にエッチングし、ゲート電極11を形成する。
最後に、第１図（ｆ）において、CVD法を用いて、シリ
コン酸化膜14を堆積する。次に、第２のＮ型拡散層７′
が露出するように、シリコン酸化膜14、および第２の熱
酸化膜10を除去する。その後、全面にAl（アルミニウ
ム）を、例えばスパッタ法にて堆積し、所定形状にパタ
ーニングしてビット線15を形成してこの発明の実施例に
係わる半導体記憶装置が製造される。
コン酸化膜14を堆積する。次に、第２のＮ型拡散層７′
が露出するように、シリコン酸化膜14、および第２の熱
酸化膜10を除去する。その後、全面にAl（アルミニウ
ム）を、例えばスパッタ法にて堆積し、所定形状にパタ
ーニングしてビット線15を形成してこの発明の実施例に
係わる半導体記憶装置が製造される。
このようなセル構造の半導体記憶装置によると、絶縁体
層１中に形成された溝の側面、即ち、絶縁体層の壁４の
側面に、単結晶シリコン層２′を設け、この単結晶シリ
コン層２′を横方向に分断してＮ型拡散層７、７′、お
よびＰ型拡散層13を形成することにより、セルの素子領
域を溝の側面、即ち、絶縁体層の壁４の側面に形成す
る。よって従来の１ビット分のセルの最小面積に、２ビ
ット分のセルを形成することができ、写真蝕刻技術の大
幅な改善にたよることなく、その時代の最高の技術に常
に２倍の現在の最高の技術以上の集積度、即ち、次世代
並みの集積度を有する半導体記憶装置の製造が可能とな
る。
層１中に形成された溝の側面、即ち、絶縁体層の壁４の
側面に、単結晶シリコン層２′を設け、この単結晶シリ
コン層２′を横方向に分断してＮ型拡散層７、７′、お
よびＰ型拡散層13を形成することにより、セルの素子領
域を溝の側面、即ち、絶縁体層の壁４の側面に形成す
る。よって従来の１ビット分のセルの最小面積に、２ビ
ット分のセルを形成することができ、写真蝕刻技術の大
幅な改善にたよることなく、その時代の最高の技術に常
に２倍の現在の最高の技術以上の集積度、即ち、次世代
並みの集積度を有する半導体記憶装置の製造が可能とな
る。
次に、上記実施例によって製造された半導体記憶装置に
ついて、第２図（ａ）、および第２図（ｂ）を参照して
説明する。
ついて、第２図（ａ）、および第２図（ｂ）を参照して
説明する。
第２図（ａ）は、上記の実施例に係わる半導体記憶装置
の製造方法によって製造された半導体記憶装置の平面図
である。
の製造方法によって製造された半導体記憶装置の平面図
である。
第２図（ａ）において、絶縁体層の壁４の周囲に、ゲー
ト絶縁膜10を介して、ゲート電極としてのワード線11が
形成され、隣りの絶縁体層の壁４の周囲のゲート電極と
してのワード線11とは、絶縁体層14によって絶縁されて
いる。これらの上部にはビット線15が形成され、このビ
ット線15と、絶縁体層の壁４の両側面に形成されたゲー
ト電極としてのワード線11が交差する領域において、絶
縁体層の壁４の上面にＮ型拡散層７′が形成され、平面
図には図示しないがＰ型拡散層13、およびＮ型拡散層７
が形成されている。
ト絶縁膜10を介して、ゲート電極としてのワード線11が
形成され、隣りの絶縁体層の壁４の周囲のゲート電極と
してのワード線11とは、絶縁体層14によって絶縁されて
いる。これらの上部にはビット線15が形成され、このビ
ット線15と、絶縁体層の壁４の両側面に形成されたゲー
ト電極としてのワード線11が交差する領域において、絶
縁体層の壁４の上面にＮ型拡散層７′が形成され、平面
図には図示しないがＰ型拡散層13、およびＮ型拡散層７
が形成されている。
また、第２図（ｂ）は、第２図（ｂ）に示す断面Ａ−Ａ
に沿った断面図で、第１図（ｆ）と同じ断面図である。
に沿った断面図で、第１図（ｆ）と同じ断面図である。
次にこの発明の実施例の第１の変形例として、第３図を
参照して説明する。
参照して説明する。
上記実施例では、絶縁体層１をエッチングして、絶縁体
層の壁４を形成したが、第３図に示すように、シリコン
半導体基板16上に絶縁体層を形成して、絶縁体層の壁４
を形成しても良い。
層の壁４を形成したが、第３図に示すように、シリコン
半導体基板16上に絶縁体層を形成して、絶縁体層の壁４
を形成しても良い。
このような構成によれば、このシリコン半導体基板16を
種結晶にして第２のシリコン層２′を単結晶として成長
させることができる。
種結晶にして第２のシリコン層２′を単結晶として成長
させることができる。
次に、この発明の実施例の第２の変形例を第４図
（ａ）、および（ｂ）を参照して説明する。
（ａ）、および（ｂ）を参照して説明する。
この第２の変形例では、上記第１の変形例と同様なシリ
コン半導体基板16上に絶縁体層を形成し、これをパター
ニングして、絶縁体層の壁４を形成するものであるが、
第４図（ａ）に示すように、絶縁体層をエッチングする
際に、シリコン半導体基板16に接する部分において、絶
縁体層の壁４の間の溝内に、前記絶縁体層が残留するよ
うにエッチングし、かつシリコン半導体基板16が露出す
る部分17が形成されるようにエッチングする。その後、
シリコン層２′を形成する。このような構成によれば溝
内のシリコン半導体基板が露出した部分17を種結晶にし
て第２のシリコン層２′を単結晶として成長させること
ができる。
コン半導体基板16上に絶縁体層を形成し、これをパター
ニングして、絶縁体層の壁４を形成するものであるが、
第４図（ａ）に示すように、絶縁体層をエッチングする
際に、シリコン半導体基板16に接する部分において、絶
縁体層の壁４の間の溝内に、前記絶縁体層が残留するよ
うにエッチングし、かつシリコン半導体基板16が露出す
る部分17が形成されるようにエッチングする。その後、
シリコン層２′を形成する。このような構成によれば溝
内のシリコン半導体基板が露出した部分17を種結晶にし
て第２のシリコン層２′を単結晶として成長させること
ができる。
次に、第４図（ｂ）において、このシリコン層２′を絶
縁体層の壁４の上面、および側面に残るようにエッチン
グする。
縁体層の壁４の上面、および側面に残るようにエッチン
グする。
このような構成によれば、シリコン半導体基板16と、シ
リコン層２′との間に、絶縁体層が４′が介されるの
で、近接セル間のリークが少なくなる。
リコン層２′との間に、絶縁体層が４′が介されるの
で、近接セル間のリークが少なくなる。
尚、上記実施例、および変形例では、素子領域を形成す
る半導体層を単結晶シリコンで成長させたが、多結晶シ
リコンでも良いことは勿論である。
る半導体層を単結晶シリコンで成長させたが、多結晶シ
リコンでも良いことは勿論である。
以上、実施例により説明した半導体記憶装置によれば、
絶縁体層の壁を形成し、この壁の側面および上面に素子
領域を形成することにより、その時代における写真蝕刻
技術の最小寸法をＦとした時、１ビット分のセルの最小
面積5.76F2の面積に２ビット分のセルを形成することが
可能となり、その時代における最高の写真蝕刻技術を用
いて製造した従来のセル構造を有する半導体記憶装置の
常に２倍の集積度を有することができるセル構造を持つ
半導体記憶装置およびその製造方法が提供できる。
絶縁体層の壁を形成し、この壁の側面および上面に素子
領域を形成することにより、その時代における写真蝕刻
技術の最小寸法をＦとした時、１ビット分のセルの最小
面積5.76F2の面積に２ビット分のセルを形成することが
可能となり、その時代における最高の写真蝕刻技術を用
いて製造した従来のセル構造を有する半導体記憶装置の
常に２倍の集積度を有することができるセル構造を持つ
半導体記憶装置およびその製造方法が提供できる。
また、このようなセル構造を持つ半導体記憶装置の製造
方法にあっては、キャパシタ電極、およびゲート電極と
してのワード線を自己整合的に形成することができる。
方法にあっては、キャパシタ電極、およびゲート電極と
してのワード線を自己整合的に形成することができる。
［発明の効果］ 以上説明したように、この発明によれば、写真蝕刻技術
の大幅な改善にたよることなく、より高い集積度を実現
できる半導体記憶装置およびその製造方法を提供でき
る。
の大幅な改善にたよることなく、より高い集積度を実現
できる半導体記憶装置およびその製造方法を提供でき
る。
第１図（ａ）乃至第１図（ｆ）は、この発明の実施例に
係わる半導体記憶装置の製造方法を製造工程順に示した
断面図、第２図（ａ）および第２図（ｂ）は、第１図に
製造工程を示した半導体記憶装置の平面図および断面
図、第３図は、この発明の実施例の第１の変形例を示す
断面図、第４図（ａ）乃至第４図（ｂ）は、この発明の
実施例の第２の変形例を示す断面図、第５図（ａ）乃至
（ｂ）は、従来技術による半導体記憶装置の平面図およ
び断面図、第６図は、従来技術による１ビット分のセル
の最小面積を説明する平面図である。 １……絶縁体層、２、２′……単結晶シリコン層、３…
…ホトレジスト、４……絶縁体層の壁、４′……半導体
層と基板とを絶縁する領域、５……シリコン酸化膜、６
……保護膜、７……Ｎ型拡散層、８……熱酸化膜、９…
…キャパシタ電極、10……熱酸化膜、11……ゲート電
極、13……Ｐ型拡散層、14……絶縁体層、15……ビット
線、16……シリコン半導体基板、17……シリコン半導体
基板16が露出した部分、100……シリコン半導体基板、1
01……ビット線、102……ワード線、103……トレンチ
溝、104……Ｐ型拡散層、105……P+型拡散層、106……
ゲート絶縁膜、107……キャパシタ電極、108……埋込コ
ンタクト、109……キャパシタ絶縁膜。
係わる半導体記憶装置の製造方法を製造工程順に示した
断面図、第２図（ａ）および第２図（ｂ）は、第１図に
製造工程を示した半導体記憶装置の平面図および断面
図、第３図は、この発明の実施例の第１の変形例を示す
断面図、第４図（ａ）乃至第４図（ｂ）は、この発明の
実施例の第２の変形例を示す断面図、第５図（ａ）乃至
（ｂ）は、従来技術による半導体記憶装置の平面図およ
び断面図、第６図は、従来技術による１ビット分のセル
の最小面積を説明する平面図である。 １……絶縁体層、２、２′……単結晶シリコン層、３…
…ホトレジスト、４……絶縁体層の壁、４′……半導体
層と基板とを絶縁する領域、５……シリコン酸化膜、６
……保護膜、７……Ｎ型拡散層、８……熱酸化膜、９…
…キャパシタ電極、10……熱酸化膜、11……ゲート電
極、13……Ｐ型拡散層、14……絶縁体層、15……ビット
線、16……シリコン半導体基板、17……シリコン半導体
基板16が露出した部分、100……シリコン半導体基板、1
01……ビット線、102……ワード線、103……トレンチ
溝、104……Ｐ型拡散層、105……P+型拡散層、106……
ゲート絶縁膜、107……キャパシタ電極、108……埋込コ
ンタクト、109……キャパシタ絶縁膜。
Claims (2)
- 【請求項１】表面に絶縁体を持つ凸状の壁を有する基体
と、 前記壁の一側面、前記壁の上面および前記一側面に対向
する他側面上にかけて形成された半導体層と、 前記一側面の一部に面した前記半導体層内と、前記他側
面の一部に面した前記半導体層内とにそれぞれ設けられ
た、キャパシタの一方の電極となる第１導電型の第１、
第２の領域と、 前記上面に面した前記半導体層内に設けられた、ビット
線に接続するための端子となる第１導電型の第３の領域
と、 前記第１の領域と前記第３の領域との間の前記半導体層
内と、前記第２の領域と前記第３の領域との間の前記半
導体層内とにそれぞれ設けられた、第２導電型の第４、
第５の領域と、 前記第１、第２の領域の表面上にそれぞれ絶縁層を介し
て設けられたキャパシタの他方の電極と、 前記第４、第５の領域の表面上にそれぞれ絶縁層を介し
て設けられた、互いに異なるワード線に結合される第
１、第２のゲート電極と、を含むセル構造体を具備し、 前記壁が平面からみて長尺方向を有するとともに、複数
本設けられており、これら複数本の壁各々に、前記セル
構造体が前記壁の長尺方向に沿って互いに離間して複数
配置されていることを特徴とする半導体記憶装置。 - 【請求項２】基体に、表面に絶縁体を持ち、平面からみ
て長尺方向を有する凸状の壁を、複数本形成する工程
と、 前記壁の一側面、前記壁の上面および前記一側面に対向
する他側面上にかけて半導体層を形成する工程と、 前記半導体層の導電型を第１導電型に決定する工程と、 前記半導体層をエッチングし、前記壁の長尺方向に沿っ
て、前記半導体層を複数に離間させる工程と、 前記一側面の一部に面した前記各半導体層内と、前記他
側面の一部に面した前記各半導体層内とに、キャパシタ
の一方の電極となる第２導電型の第１、第２の領域とを
それぞれ形成する工程と、 前記第１、第２の領域の表面上にそれぞれ絶縁層を介し
てキャパシタの他方の電極を形成する工程と、 前記一側面の他部に面した前記各半導体層上と、前記他
側面の他部に面した前記各半導体層の表面上とにそれぞ
れ絶縁層を介して、互いに異なるワード線となる第１、
第２のゲート電極を形成する工程と、 前記上面に面した前記各半導体層内に、ビット線に接続
するための端子となる第２導電型の第３の領域をそれぞ
れ形成し、残りの前記第１の領域と前記第３の領域との
間の前記半導体層内および前記第２の領域と前記第３の
領域との間の前記半導体層内にそれぞれ、第１導電型の
第４、第５の領域を得る工程と、を具備することを特徴
とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252979A JPH07109877B2 (ja) | 1988-10-07 | 1988-10-07 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252979A JPH07109877B2 (ja) | 1988-10-07 | 1988-10-07 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02100358A JPH02100358A (ja) | 1990-04-12 |
| JPH07109877B2 true JPH07109877B2 (ja) | 1995-11-22 |
Family
ID=17244815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63252979A Expired - Lifetime JPH07109877B2 (ja) | 1988-10-07 | 1988-10-07 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109877B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2795874B2 (ja) * | 1989-02-28 | 1998-09-10 | 株式会社日立製作所 | 半導体記憶装置及び半導体装置 |
| US8885688B2 (en) | 2002-10-01 | 2014-11-11 | Qualcomm Incorporated | Control message management in physical layer repeater |
| US7230935B2 (en) | 2002-10-24 | 2007-06-12 | Widefi, Inc. | Physical layer repeater with selective use of higher layer functions based on network operating conditions |
| US8027642B2 (en) | 2004-04-06 | 2011-09-27 | Qualcomm Incorporated | Transmission canceller for wireless local area network |
| CN1993904B (zh) | 2004-05-13 | 2011-09-07 | 高通股份有限公司 | 具有用于上行链路及下行链路同步之下行链路检测的非变频中继器 |
| CN1985528B (zh) | 2004-06-03 | 2010-06-09 | 高通股份有限公司 | 具有低成本高性能本振架构的变频中继器 |
| US8059727B2 (en) | 2005-01-28 | 2011-11-15 | Qualcomm Incorporated | Physical layer repeater configuration for increasing MIMO performance |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06105768B2 (ja) * | 1985-04-04 | 1994-12-21 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JPS62190865A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH0795585B2 (ja) * | 1986-07-10 | 1995-10-11 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
-
1988
- 1988-10-07 JP JP63252979A patent/JPH07109877B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02100358A (ja) | 1990-04-12 |
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