JPH043592A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＶＴＲ等の磁気記録再生装置に係り、映像信号
の時間軸変動を補正し、且つ映像信号がドロップアウト
等により欠落した場合でも欠落した映像信号を補い、良
好な再生画を安定に得る映像信号処理装置に関する。

〔従来の技術〕

ＶＴＲ等の磁気記録再生装置においては、磁気ヘッド等
の信号横比媒体と磁気テープ等の記録媒体との相対的な
位置変動によって、再生映像信号に時間軸変動が生じる
。このような時間軸変動がゆるやかな場合には再生画面
上でゆらぎ（いわゆるジッタ）となって現われ、急激な
変化（いわゆるスキュー）がある場合にはくねりとなっ
て現われ、再生画の安定性を著しく損なう問題を持って
いる。

また、記録媒体における傷やゴミの付着等により、再生
高周波（ＲＦ）信号の一部が欠落したり低下したりする
現象（いわゆるドロップアウト）が生じ、再生画の画質
を著しく損なう問題を持っている。

上記問題を解決する方法としては、例えば文献（日本放
送出版協会、放送技術双書第５巻ＶＴＲ技術第６章）に
も記載されているように、第２図に示すような時間軸補
正回路およびドロップアウト補償回路から成る映像信号
処理装置が従来から公知である。以下、従来例について
第２図を用いて説明する。

第２図において、１０は時間軸変動を有する映像信号の
入力端子、２０は時間軸変動が補正され且つドロップア
ウトが補償された映像信号の出力端子、３０はＶＴＲ本
体のＦＭ系において再生高周波（ＲＦ）信号のエンベロ
ープを検波し、その振幅が著しく低下したときをドロッ
プアウト期間とするドロップアウト信号の入力端子であ
る。また、１は入力映像信号をディジタル信号に変換す
るＡ／Ｄ変換回路、２はＲＡＭ等で構成される映像信号
処理用主メモリ（時間軸変動補正用バッファメモリ）、
３はＲＡＭ等で構成されるドロップアウト信号用メモリ
である。７は水平同期信号分離回路であり、この水平同
期分離回路７から抽出された時間軸変動を有する水平同
期信号は、書込みクロック生成回路５０および書込みア
ドレス制御回路６゜に供給される。

書込みクロック生成回路５ｏは、上記水平同期信号に同
期して、端子１０がらの入力映像信号の時間軸変動に一
致した書込みクロックを生成する。また、書込みアドレ
ス制御回路６０は上記書込みクロックにより書込みアド
レスを８刀する。

従って、端子ＩＱから入力された時間軸変動を有する映
像信号は、上記書込みクロックに同期してＡ／Ｄ変換回
路１で逐次ディジタル信号に変換され、上記書込みアド
レスに応じて映像信号処理用主メモリ２に書込まれる。

同時に、端子３ｏがら入力された上記ドロップアウト信
号は、上記映像信号に同期して上記書込みアドレスに応
じてドロップアウト信号用メモリ３に書込まれる。

一方、端子４０からは時間軸変動のない安定した基準同
期信号が印加され、読取りクロック生成回路８０で上記
基準同期信号に同期した読取りクロツタが生成される。

そして、読取リアドレス制御回路８０は、上記読取りク
ロックに同期した読取リアドレスを出力する。

このため、映像信号処理用メモリ２に格納されていた映
像信号データは、上記読取リアトレスに応じて水平走査
周期毎に順次読取られ、切換え回路４に供給される。ま
た、ドロップアウト信号用メモリ３に格納されていたド
ロップアウト信号は、上記読取リアドレスに応じて上記
映像信号データに同期して読取られる。上記切換え回路
４は、ドロップアウト信号用メモリ３から読取られたド
ロップアウト信号に基づき、ドロップアウト期間ではＬ
Ｈ（Ｈは１水平走査期間）遅延回路５の出方を選択出力
し、それ以外の期間では映像信号処理用主メモリ２の出
力を選択出力するよう動作する。

ＩＨ遅延回路５は、切換え回路４から供給される映像信
号データを上記読取りクロックによりＩＨ遅延するもの
であって、具体的にはラインメモリ等で構成されている
。従って、ＩＨ遅延回路５がらは、ドロップアウト時に
はＬＨ前の映像信号データで置換することでドロップア
ウト補償された映像信号データが出力され、上記読取り
クロックに同期して、Ｄ／Ａ変換回路６で逐次アナログ
信号に変換される。この結果、端子２０からは、時間軸
変動が補正され且つドロップアウトが補償された映像信
号が出力される。

ところで、上記書込みクロック生成回路５０の従来例に
ついては、前記文献にも記載されているように、水平同
期信号に基づ＜ＡＦＣ回路で構成する方式が公知である
。また、水平同期信号の代わりに水平ブランキング期間
内に重畳されているいわゆるバースト信号を用いてＡＰ
Ｃ回路を構成し、あるいは上記水平同期信号に基づ＜Ａ
ＦＣ回路と上記バースト信号に基づ＜ＡＰＣ回路の両方
を併用して、入力映像信号に同期した書込みクロックを
生成する方法も従来から公知である。

〔発明が解決しようとする課題〕

上記従来技術は、時間軸変動補正は上記映像信号処理用
主メモリ２等で、ドロップアウト補償は上記ドロップア
ウト信号用メモリ３．ＩＨ遅延回路５（ラインメモリ）
等で各々独立して行なう構成になっていた。このため、
時間軸変動補正等の映像信号処理とドロップアウト補償
を同一のメモリシステムで行なう方法については考慮が
されておらず、上記時間軸変動補正等の映像信号処理と
ドロップアウト補償を同一のメモリシステムで全て行な
って回路規模の削減、信号処理の簡素化を図ることがで
きる構成になっていなかった。

この他、第３図に示すようにドロップアウトが生じて映
像信号が欠落した場合に、以下に記す問題があった。

第３図に示すようにドロップアウトが生じた場合、ドロ
ップアウトにより欠落した映像信号（同図ＤＯＣ部）は
、前述のようにドロップアウト信号（同図（ｂ））に基
づき、ＬＨ前の映像信号によってドロップアウト補償さ
れる。また、ドロップアウトで欠落していない第１ライ
ンの途中までの映像信号と第３ライン以降の映像信号（
同図ＴＢＧ部）は、各ラインの先頭の水平同期信号）１
ｓＩ。

）＋５３．・・・に基づいて、前述のように各ライン毎
に時間軸変動の補正が行なわれる。しかし、第２ライン
内のドロップアウトで欠落していない映像信号（同図Ｎ
ａ　−Ｔ　Ｂ　Ｃ部）は、第２ラインの先頭の水平同期
信号Ｈ３２がドロップアウトにより欠落しているため、
水平同期信号Ｈ５２の時間軸変動に追従した書込みクロ
ックが生成されず、もはや正確に時間軸変動の補正が行
なわれない。このため、当該ライン内の再生映像（Ｎｃ
ｉ　−Ｔ　Ｂ　Ｃ部）は再生画面上で水平方向にずれて
見え、再生画の画質を損なう。

また、第４図に示すように第２ラインの先頭の水平同期
信号Ｈ５２だけがドロップアウトにより欠落した場合に
も、あるいは第５図に示すようにドロップアウトが生じ
ていなくてもノイズイン等により水平同期信号Ｈ５２が
正しく分離されない場合にも、当該ラインの映像信号の
時間軸変動を正確に補正できないので、当該ラインの再
生映像全体（第４図および第５図のＮα−ＴＢＣ部）が
再生画面上で水平方向にずれ、再生画の画質を損なう。

　以上のように、上記従来技術は、ドロップアウトによ
り映像信号が欠落した場合等において、時間軸変動補正
の基準となる水平同期信号やバースト信号が欠落したと
きの映像信号処理について配慮が十分でなく、上記のよ
うに再生画の画質を損なうという問題もあった。

本発明の目的は、上記従来技術の２つの問題点を除去し
、小規模な回路で且つ簡素な信号処理によって適切に時
間軸変動補正およびドロップアウト補償を行ない、画質
劣化のない再生画を安定に得ることができる映像信号処
理装置を提供することにある。

〔課題を解決するための手段〕

上記目的は以下のようにして達成される。すなわち、入
力映像信号が有する時間軸変動に追従した書込みクロッ
クを書込みクロック生成回路で生成し、この書込みクロ
ックに同期して入力映像信号をＡ／Ｄ変換回路でアナロ
グ信号からディジタル信号に逐次変換する。そして、書
込み制御回路で生成した書込みアドレス信号に応じて、
ディジタル信号に変換した映像情報データをメモリの所
定アドレス領域に書込む。ドロップアウトが生じた場合
には、ドロップアウト検出回路で生成したドロップアウ
ト信号に基づき、上記映像情報データがメモリに書込ま
れないようメモリへの書込み動作を停止させる。メモリ
に書込まれた映像情報データは、周波数の安定な読取り
クロックに基づき読取り制御回路で生成した読取リアド
レス信号に応じてメモリから読取り、Ｄ／Ａ変換回路で
読取りクロックに同期してディジタル信号からアナログ
信号に逐次変換する。

他方、ドロップアウト等により水平および垂直同期信号
等の同期情報が欠落した場合には、同期情報補正回路に
てこれを補ない、書込み制御回路から所定の書込みアド
レス信号が出力されるようにする。同時に、欠落補正し
た同期情報（具体的には水平同期信号）に基づき、正確
に時間軸変動補正できない期間を検出し、この期間にお
いても上記映像情報データのメモリへの書込みを停止さ
せる。

以上によって、上記目的を達成することができる。

〔作用〕

入力映像信号が有する時間軸変動に追従した書込みクロ
ックに基づき、入力映像信号をＡ／Ｄ変換し、メモリの
所定アドレス領域に書込み、周波数の安定な読取りクロ
ックに基づきこれを読取り、Ｄ／Ａ変換することにより
、入力映像信号が有する時間軸変動を除去でき、時間軸
変動のない安定な再生映像信号を得ることができる。ド
ロップアウトが生じた場合には、上記ドロップアウト信
号によって、ドロップアウト期間の映像情報データはメ
モリに書込まれないので、既にこのドロップアウト期間
に対応するアドレス領域に書込まれていた映像情報デー
タは更新されずに保持される。従って、ドロップアウト
によって欠落した映像情報データは、この保持された映
像情報データで置換され、同一メモリ上で時間軸変動補
正とドロップアウト補償を同時に行なうことができる。

また、上記同期情報補正回路は、ドロップアウト等によ
り同期情報が欠落した場合であっても、欠落した同期情
報を過不足なく補なうよう動作し、所定の書込みアドレ
ス信号が生成されるので、上記映像情報データは、いか
なる場合であってもメモリの所定アドレス領域に確実に
書込まれる。

さらに、時間軸変動補正の基準となる同期情報（具体的
には水平同期信号或いはバースト信号）がドロップアウ
ト等により欠落すると、この同期情報が欠落したライン
はもはや正確に時間軸変動補正できないが、上記同期情
報補正回路で欠落補正した同期情報（具体的には水平同
期信号）により正確に時間軸変動補正できない期間を検
出し、この期間においても上記映像情報データのメモリ
への書込みを停止させると、この期間の映像情報データ
はメモリに書込まれないので、既にこの期間に対応する
アドレス領域に書込まれていた映像情報データは更新さ
れずに保持される。従って、正確に時間軸変動補正でき
ない期間の映像情報データは、この保持された映像情報
データで置換され、再生画の画質劣化を軽減することが
できる。

〔実施例〕

以下、本発明の実施例を詳細に説明する。

第１図は、本発明による映像信号処理装置の一実施例を
示すブロック図である。第１図におけるＡ／Ｄ変換回路
１．Ｄ／Ａ変換回路６は第２図の従来例と同一のもので
あり、同一符号で示しである。

端子１０からは時間軸変動を有する映像信号が入力され
、Ａ／Ｄ変換回路１および同期情報分離回路１５０に供
給される。同期情報分離回路１５０では、入力映像信号
に含まれる垂直同期信号ｖＳ、水平同期信号Ｈ５，水平
ブランキング期間に重畳されているバースト信号ＢＳＴ
が分離出力される。書込みクロック生成回路１００は、
この分離された水平同期信号Ｈ５，バースト信号ＢＳＴ
に基づき、例えば前記従来技術と同様にして入力映像信
号の時間軸変動に一致した書込みクロックＷＣＫ　（周
波数ｆｔｇ）を生成する。従って、端子１０から入力さ
れた時間軸変動を有する映像信号は、上記書込みクロッ
ク生成回路１００から出力された書込みクロックｗＣＫ
に同期して、Ａ／Ｄ変換回路１で逐次アナログ信号から
ディジタル信号に変換される。Ａ／Ｄ変換回路１でディ
ジタル信号に変換された映像信号データは、切換え回路
１１０を介してフィールドメモリ１２０および１３０に
供給される。

他方、端子９０からは磁気ヘッドによって磁気テープか
ら再生された再生高周波（ＲＦ）信号が入力され、ドロ
ップアウト検出回路１６０に供給される。ドロップアウ
ト検出回路１６０は、例えば。

再生高周波（ＲＦ）信号のエンベロープを検波し、その
振幅が所定レベル以下まで低下したならばドロップアウ
トと判断し、ドロップアウト信号ＤＯＰを出力するもの
である。

ドロップアウト検出回路１６０から出力されたドロップ
アウト信号ＤＯＰは、書込み制御回路１７０に供給され
る。この他、書込み制御回路１７０には、上記同期情報
分離回路１５０で分離出力された垂直同期信号ＶＳ、水
平同期信号Ｉｓおよび上記書込みクロック生成口＄１０
０で生成された書込みクロックＷＣＫが供給される。書
込み制御回路１７０は、上記供給された信号に基づき、
上記フィールドメモ１Ｊ１２０．１３０の書込み動作を
制御する信号を生成する。フィールドメモリ１２０．１
３０は、上記書込み制御口＠１７０からの制御信号によ
って、概ね以下のように動作する。

書込み制御回路１７０では、前記切換え回路１１０の切
換え動作を制御する切換え信号ＦＳＷが生成される。こ
の切換え信号ＦＳＷは、端子１０からの入力映像信号（
第６図（ａ））に対して、同図（ｂ）に示すように垂直
ブランキング期間ＶＢＬＫ内で極性反転する信号である
。切換え回路１１０は、この切換え信号ＦＳｗに基づき
ｌフィールド毎に切換え位でフィールドメモリ１２０お
よび１３０に順次振り分けて供給される。

また、書込み制御回路１７０では、フィールドメモリ１
２０および１３０それぞれに対し、上記映像信号データ
（同図（Ｃ）、（ｄ））を書込むために、上記フィール
ドメモリ１２０．１３０をそれぞれ書込みモードにする
書込み指令信号ＷＥＩ、　ＷＦ２が生成される。

この書込み指令信号ＷＥＩ、　ＷＦ２はそれぞれ同図（
ｅ）。

（ｆ）に示すように、各フィールドメモリに供給された
映像信号データ（同図（ｃ）、（ｄ））に対し、その有
効ライン期間のみ「Ｈ」レベルとなる信号である。フィ
ールドメモリ１２０．１３０はそれぞれ上記書込み指令
信号１１１ＥＩ、　１ｉｌＥ２が「Ｈ」レベルのとき書
込みモードになり、映像信号データ（同図（Ｃ）。

（ｄ））から垂直および水平ブランキング期間を除いた
映像情報データを同図（ｇ）、（ｈ）に示すタイミング
で、下記の書込みアドレス信号ＷＡに応じてフィールド
メモリ１２０．１３０の所定アドレス領域に書込むよう
動作する。このため、この時点で、端子１０から入力さ
れた映像信号の時間軸変動は、事実上補正されたことに
なる。

書込みアドレス信号ＷＡは、上記書込み制御回路１７０
において、垂直同期信号ｖＳによって毎フィールド所定
の開始アドレスに設定しなおし、且つ水平同期信号Ｈ５
によって毎Ｈ所定の開始アドレスに設定しなおすことに
より、フィールドメモリ１２０゜１３０それぞれに供給
される１フイ一ルド単位の映像情報データと確実にｌ対
ｌに対応するよう生成される。これによって、１フイー
ルドの映像情報データは、例えば具体的−例として、第
７図に示すように、毎フィールド同じアドレス領域に格
納される。第７図はフィールドメモリ１２０または１３
０のアドレス領域を示す図であり、１フイールドの映像
情報データのうち、第１ラインの映像情報データはアド
レス穴工から（八〇＋ｎ−１）の領域に、第ｉラインの
映像情報データはアドレスＡｉから（Ａｉ＋ｎ−１）の
領域に必ず格納されることを示している。ただし、ｎ（
１以上の整数）はＩＨ内の映像情報データ数である。

以上の説明より明らかなように、Ａ／Ｄ変換回路１から
の映像信号データは、上記書込み制御信号に応じて、１
フイ一ルド単位で交互にフィールドメモリ１２０．１３
０の所定アドレス領域に書込まれ、時間軸変動補正が行
なわれるが、上記書込ミ制御信号（切換え信号ＦＳＷ−
書込み指令信号１ｉ１２１　。

ＶＦ６．書込みアドレス信号ＷＡ）は、具体的には以下
のように生成される。

第８図は、第１図に示した書込み制御回路１７０の具体
的な実施例を示したブロック図である。

第８図において、端子３０１は書込みクロックＷＣＫの
入力端子、端子３０２は水平同期信号Ｈ５の入力端子、
端子３０３は垂直同期信号ｖＳの入力端子、端子３０４
はドロップアウト信号ＤＯＰの入力端子である。

端子３０２から入力された水平同期信号Ｈ８は、水平同
期補正回路４００に供給される。水平同期補正回路４０
０は、ドロップアウト等により水平同期信号Ｈ５が欠落
した場合には、これを補なった補正水平同期信号Ｈ８’
　を生成する。この水平同期補正回路４００の一例を第
９図に示す。第１０図はその動作説明用の波形図である
。

第９図において、端子４０１から入力された上記水平同
期信号Ｈ８（第１０図（ａ））はＯＲ回路４０５に供給
され、端子４０２から入力された上記書込みクロック＋
ＩＣＫ　（第１０図（ｂ））はカウンタ４（１３のクロ
ック端子ＣＫに供給される。また、カウンタ４０３のリ
セット端子Ｒには後述するが、水平同期信号Ｈ８とデコ
ード信号ＤＰ（第１０図（Ｃ））を論理加算した補正水
平同期信号Ｈ３’　　（第１０図（ｄ））が供給されて
いる。このため、カウンタ４０３は上記補正水平同期信
号Ｈ３’により毎Ｈ計数値が初期化された後、上記書込
みクロックリＣにを計数する。デコーダ４０４にはカウ
ンタ４０３の計数出力ＣＰが供給されるが、デコーダ４
０４はこの計数出力ＣＰが所定値になったとき、デコー
ド信号ＤＰ（第１０図（Ｃ））を出力するよう動作する
。デコーダ４０４は、カウンタ４０３がＩＨ＋△τ（た
だし、△τ（ＩＨ）時間に相当するクロック数を計数シ
たとき、デコード信号ＤＰを出力するようデコード値が
設定されている。従って、第１０図に示すように、水平
同期信号Ｈ５（同図（ａ））が分離された場合には、カ
ウンタ４０３は水平同期信号Ｈ３によって毎Ｈリセット
されるので、その計数出方ＣＰはデコーダ４０４の設定
値に達せず、デコード信号ＤＰ（同図（Ｃ））は出力さ
れない。しかし、水平同期信号Ｈ８がドロップアウト等
により欠落した場合には、カウンタ４０３は水平同期信
号Ｈ８によってリセットされないので、同図（Ｃ）に示
すように、欠落した水平同期信号より時間Δτ遅れてデ
コード信号ＤＰが出力される。デコード信号ＤＰはＯＲ
回路４０５に供給され、水平同期信号Ｈ５と論理加算さ
れる。従って、ドロップアウト等により水平同期信号Ｈ
８が欠落しても、欠落した水平同期信号をこれとほぼ同
じタイミングで出力される上記デコード信号ＤＰで補な
った補正水平同期信号Ｈ５’　が、ＯＲ回路４０５から
端子４０６に出力される。

再び第８図にもどって、端子３０３から入力された垂直
同期信号ＶＳは、垂直同期補正回路４１０に供給される
。垂直同期補正回路４１０は、ドロップアウト等により
垂直同期信号ｖＳが欠落した場合には、これを補なった
補正垂直同期信号ｖＳ′を生成する。この垂直同期補正
回路４１０は、第９図の水平同期補正回路４００と同じ
構成で実現できる。すなわち、水平同期信号Ｈ８の代わ
りに垂直同期信号ｖＳを供給して、カウンタ４０３が１
ｖ＋△τ（Ｖは１垂直走査期間）時間に相当するクロッ
ク数を計数したとき、デコード信号ＤＰが出力されるよ
うデコーダ４０４のデコード値を設定することにより実
現できる。

上記のように生成された補正垂直同期信号ＶＳ′は、１
７２分周回路３４０およびカウンタ３２０のリセット端
子Ｒに供給さ九る。１７２分周回路３４０は。

供給された補正垂直同期信号■Ｓ′を１７２分周するよ
う動作する。上記切換え信号Ｆ賓は、補正垂直同期信号
ｖＳ′を１７２分周するだけで容易に生成できるので、
上記１７２分周回路３４０の分周出力が、切換え信号Ｆ
ＳＷとして端子３０８に出力される。

カウンタ３２０には上記補正垂直同期信号ｖＳ′の他に
、クロック端子ＣＫに上記のように生成された補正水平
同期信号ＨＳ’が供給される。カウンタ３２０は、補正
垂直同期信号ｖＳ′によって毎フィールド計数値が初期
化された後、補正水平同期信号Ｈ８’　を計数する。従
って、カウンタ３２０の計数出力ＶＡＩ（は、補正垂直
同期信号ＶＳ’　によって毎フィールド初期化され、補
正水平同期信号Ｈ５’によって逐次更新される信号とな
る。

他方、カウンタ３１０においては、リセット端子Ｒに補
正水平同期信号Ｈ８’が、クロック端子ＣＫに端子３０
１から入力された書込みクロックＷＣＫが供給される。

カウンタ３１０は、補正水平同期信号ＨＳ’によって毎
Ｈ計数値が初期化された後、書込みクロック―ＣＫを計
数する。このため、カウンタ３１０の計数出力ＷＡＬは
、補正水平同期信号Ｈ８′によって毎Ｈ初期化され、書
込みクロックＷＣＫによって逐次更新される信号となる
。

上記書込みアドレス信号ＷＡは、補正水平同期信号Ｈ３
’によって逐次更新される計数出力１ｉ１ＡＨを上位ア
ドレス信号とし、書込みクロックＷＣＫによって逐次更
新される計数出力ＷＡＬを下位アドレス信号とすること
により生成でき、計数出力ｗＡ）ＩおよびＷＡＬが書込
みアドレス信号ＷＡとして端子３０５に出力される・ このようにして生成された書込みアドレス信号ＷＡは、
毎フィールド、毎Ｈ必ず書込み開始アドレスを設定しな
おすことができるという特徴を有し、ドロップアウト等
により垂直同期信号ｖＳ。

水平同期信号Ｈ５が欠落しても、欠落した同期情報は前
記垂直同期補正回路４１０．水平同期補正回路４００で
補なわれるので、ドロップアウト期間においても所定ど
おり毎フィールド、毎Ｈ必ず書込み開始アドレスを設定
できる。このため、前述したように、フィールドメモリ
１２０．１３０それぞれに供給される１フイ一ルド単位
の映像情報データは、これを格納するアドレス領域とい
かなる場合においても１対１に対応する。具体的には、
第７図に示したように、各フィールドとも、第１ライン
の映像情報データはアドレスＡ□から（八〇＋ｎ−１）
の領域に、第ｉラインの映像情報データはアドレスＡｉ
から（Ａｉ＋　ｎ　−１）の領域に必ず格納される。

他方、上記計数出力ＷＡＨはデコーダ３３０にも供給さ
れる。デコーダ３３０は、補正水平同期信号Ｈ５’によ
って逐次更新される計数出力ＷＡＨをデコードすること
により、各フィールドの有効ライン期間でｒ　ＨＪレベ
ルとなるデコード信号ＷＥ　（第１１図（ｂ））を生成
する。このデコード信号ＷＥは、ＡＮＤ回路３６０．３
７０に供給される。この他、ＡＮＤ回路３７０には、端
子３０４から入力されインバータ３５０で極性反転され
たドロップアウト信号■（第１１図（Ｃ））と上記切換
え信号ＦＳＷ　（第１１図（ｄ））がが供給される。ま
た、Ａ　Ｎ　Ｄ回路３６０には、上記ドロップアウト信
号■と上記切換え信号ＦＳ−をインバータ３８０で極性
反転した切換え信号ＦＳＩＩ　（第１１図（ｅ））が供
給される。

従って、ドロップアウトが生じていない場合（すなわち
、ドロップアウト信号ＤＯＰが「Ｈ」レベルの場合）、
ＡＮＤ回路３７０では、第１１図に示すように上記デコ
ード信号ＷＥ　（同図（ｂ））が上記切換え信号ＦＳＷ
　（同図（ｄ））によってゲートされ、前述の書込み指
令信号ＷＥＩ　（第６図Ｃｅ））、第１１図（ｆ）が生
成され、端子３０７に出力される。また、ＡＮＤ回路３
６０においては、上記デコード信号ＷＥが上記切換え信
号ＦＳυ（第１１図（ｅ））によってゲートされ、前述
の書込み指令信号ｗＥ２（第６図（ｆ）、第１１図（ｇ
））が生成され、端子３０６に出力される。ただし、ド
ロップアウトが生じた場合には、ドロップアウト信号Ｄ
ＯＰが「Ｌ」レベルになるため、上記書込み指令信号Ｗ
ＥＩ、　１ＩＥ２は、デコード信号ＷＥおよび切換え信
号ＦＳＷ、　ＦＳＩｉとは無関係に「Ｌ」レベルの信号
となる。

このため、ドロップアウトが生じた場合、第１図に示し
たフィールドメモリ１２０．１３０はそれぞれ。

上記書込み指令信号ＷＥＩ、　ＷＦ２によって、ドロッ
プアウト期間の映像情報データを書込まないよう制御さ
れる。従って、ドロップアウト期間に新たに映像情報デ
ータが書込まれなかったフィールドメモリ１２０．１３
０のアドレス領域には、既に書込まれていた２フイール
ド前の映像情報データが保持されることになり、この時
点でドロップアウトによって欠落した映像情報データは
、２フイールド前の映像情報データで置換され、ドロッ
プアウト補償される。

以上、フィールドメモリ１２０．１３０の書込み制御に
ついて説明したが、次に読取り制御について説明する。

第１図において、水晶発振回路２００からの基準クロッ
ク（周波数ｆ□）は１／Ｑ分周回路２１０（Ｑは１以上
の整数）において１７Ｑに分周され、その分周出力は読
取りクロックＲＣＫ　（周波数ｆＲ＝ｆ１／Ｑ）として
、読取り制御回路１８０．基準同期信号生成回路１９０
．　Ｄ／Ａ変換回路６に供給される。

読取りクロックＲＣＫの周波数ｆ１は、前記書込みクロ
ックυＣＫの周波数ｆ、と等しくなるよう設定されてい
る。

基準同期信号生成回路１９０はカウンタ等で構成されて
おり、上記読取りクロックＲＣＫが適宜分周されて、端
子１０からの入力映像信号と同じ形成される。

読取り制御回路１８０には、この基準水平同期信号ＲＨ
５，基準垂直同期信号ＲＶＳが供給される他、上記読取
りクロックＲＣＫが供給され、読取リアドレス信号ＲＡ
が生成される。第１２図は、読取り制御回路１８０の具
体的な実施例を示したブロック図である。第１２図にお
いて、端子５０１から入力された読取りクロックＲＣＫ
はカウンタ５０４のクロック端子ＣＫに、端子５０２か
ら入力された基準水平同期信号ＲＨ５はカウンタ５０４
のリセット端子Ｒとカウンタ５０５のクロック端子ＣＫ
に、端子５０３から入力された基準垂直同期信号ＲＶＳ
はカウンタ５０５のリセット端子Ｒに、それぞれ供給さ
れる。カウンタ５０４は、基準水平同期信号ＲＨ５によ
って毎Ｈ計数値が初期化された後、読取りクロックＲＣ
Ｋを計数する。このため、カウンタ５０４の計数出力Ｒ
ＡＬは、基準水平同期信号ＲＨ５によって毎Ｈ初期化さ
れ、読取りクロックＲＣＫによって逐次更新される信号
となり、前述の書込み制御回路１７０におけるカウンタ
３１０（第８図）の計数出力ＷＡＬに相当する。

また、カウンタ５０５は、基準垂直同期信号ＲＶＳによ
って毎フィールド計数値が初期化された後、基準水平同
期信号ＲＨ３を計数する。従って、カウンタ５０５の計
数出力ＲＡＨは、基準垂直同期信号ＲＶＳによって毎フ
ィールド初期化され、基準水平同期信号ＲＨＳによって
逐次更新される信号となり、前述の書込み制御回路１７
０におけるカウンタ３２０（第８図）の計数出力ｗＡ）
ｌに相当する。

読取リアドレス信号ＲＡは、基準水平同期信号ＲＨ５に
よって逐次更新される計数出力ＲＡＨを上位アドレス信
号とし、読取りクロックＲＣＫによって逐次更新される
計数出力ＲＡＬを下位アドレス信号とすることにより生
成でき、計数出力ＲＡＩ（およびＲＡＬが読取リアドレ
ス信号ＲＡとして端子５０６に出力され、第１図に示す
フィールドメモリ１２０゜１３０に供給される。

フィールドメモリ１２０．１３０はそれぞれ、第６図に
示すように、書込み指令信号ＷＥＩ、　ＷＢ２が「Ｌ」
レベルであるとき、上記読取リアドレス信号ＲＡに応じ
て、同図（ｇ）、（ｈ）に示すタイミングで映像情報デ
ータを順次読取るよう動作する。従って、フィールドメ
モリ１２０．１３０はそれぞれ、１フイールド毎に映像
情報データの書込みと読取りを繰返し、映像情報データ
は、１フイ一ルド単位でフィールドメモリ１２０．１３
０から交互に読取られる。

以上のようにしてフィールドメモリ１２０．１３０から
交互に読取られた映像情報データは、切換え回路１４０
を介してＤ／Ａ変換回路６に供給される。切換え回路１
４０は、書込み制御回路１７０で生成された前記切換え
信号ＦＳｗに基づきｌフィールド毎に切換えられ、フィ
ールドメモリ１２０．１３０から１フイ一ルド単位で交
互に読取られる映像情報データを第６図（ｉ）に示すよ
うに一連の読取り映像情報データとして出力する。そし
て、この一連の読取り映像情報データは、Ｄ／Ａ変換回
路６で上記読取りクロツタＲＣＫに同期して、逐次ディ
ジタル信号からアナログ信号に変換される。前述したが
、フィールドメモリ１２０．１３０には水平および垂直
ブランキング期間を除いた有効映像部だけが映像情報デ
ータとして書込まれるので、Ｄ／Ａ変換回路６の出力に
は、水平、垂直ブランキングおよび周期信号は含まれて
いない。従って、端子１０からの入力映像信号と同様の
形態で復元させるため、同期挿入加算回路２１０で、Ｄ
／Ａ変換回路６からの出力に基準同期信号生成回路１９
０からの基準複合同期信号Ｃ８が挿入加算され、端子２
０に出力される。

この結果、端子２０からは、時間軸変動がなく、且つド
ロップアウト時には２フイールド前の映像信号によって
ドロップアウト補償された映像信号が出力される。

以上の説明より明らかなように、第１図に示した映像信
号処理装置では、フィールドメモリ１２０゜１３０で構
成される１つのメモリシステムで、時間軸変動補正とド
ロップアウト補償を同時に行なうことができ、回路規模
の削減、信号処理の簡素化を実現することができる。

また、上記実施例では、書込みクロックｌ１ｌＣＫの周
波数ｆＷと読取りクロックＲＣＫの周波数ｆ１１は同じ
であるので、入力映像信号の時間軸変動分のみが除去さ
れ、書込みと読取りでその時間軸が圧縮ないし伸張され
ることはない。しかし、本発明はこれに限るものではな
く、書込みクロック１１ｃＫの周波数ｆｖと読取りクロ
ックＲＣＫの周波数ｆｉを互いに異ならせることにより
、時間軸変動除去の他に、入力映像信号の時間軸の圧縮
あるいは伸張という時間軸変換機能を付加することがで
きる。

さらに、本発明は従来からの映像信号（例えばＮＴＳＣ
信号等）に限られるものではなく、第１３図に示すよう
に、輝度情報Ｙと色度情報Ｃを１水平走査期間Ｔ）ｌに
水平同期情報１組（水平同期信号Ｈ５とバースト信号Ｂ
ＳＴ）とともに割り当てて時分割多重した映像信号であ
っても、何んら問題なく本発明を適用できる。

他方、上記実施例においては、ドロップアウトが生じた
場合、第１４図に示すように、ドロップアウト信号ＤＯ
Ｐ　（同図（ｂ））により書込み指令信号ＷＥＩ、　Ｗ
Ｂ２　（同図（Ｃ）の実線）を強制的４：ｒＬＪレベル
にしてフィールドメモリ１２０．１３０への書込みを停
止させ、２フイールド前の映像信号によってドロップア
ウト補償したが、同図（ａ）に示す映像信号のうち＆　
−ＴＢＩ期間は、前述したように時間軸変動補正の基準
となる水平同期信号Ｈ８（あるいはバースト信号ＢＳＴ
）の欠落によって、もはや正確に時間軸変動補正されず
、再生画面上で水平方向にずれて見え、再生画の画質を
損なうという問題が残る。

第１５図は、上記画質劣化を軽減するのに重要な役割り
を果たすドロップアウト信号生成回路の一実施例を示す
ブロック図である。

第１５図において、端子６０１は前記第１図の同期情報
分離回路】５０から出力される水平同期信号Ｈ８の入力
端子、端子６０２は前記第９図のデコーダ４０４から出
力されるデコード信号ＤＰの入力端子、端子６０３は前
記第１図のドロップアウト検出回路１６０から出力され
るドロップアウト信号ＤＯＰの入力端子、端子６０６は
後述する信号ＤＯＰ’の出力端子である。

端子６０１から入力された水平同期信号Ｈ８゜端子６０
２から入力されたデコード信号ＤＰは。

それぞれＲＳフリップフロップ６０４のリセット端子Ｒ
，セット端子Ｓに供給される。前述したが、デコード信
号ＤＰ（第１４図（ｅ））は、ドロップアウト等により
水平同期信号Ｈ８（同図（ｄ））が欠落した場合、これ
を補なうよう出力された信号である。従って、ＲＳフリ
ップフロップ６０４は、水平同期信号Ｈ８が正しく分離
されている場合には、水平同期信号Ｈ５によってリセッ
トされ、ドロップアウト等により水平同期信号Ｈ８が欠
落した場合には、欠落した水平同期信号Ｈ５を補なう上
記デコード信号ＤＰによってセットされるので、ＲＳフ
リップフロップの出力端子Ｑからは、第】４図（ｆ）に
示す信号ＮＴが出力される。

この信号ＮＴは、第１４図（ｆ）より明らかなように、
水平同期信号ＨＳが欠落したラインを示す信号である。

換言すれば、時間軸変動補正の基準となる水平同期信号
Ｈ５（あるいはバースト信号ＢＳＴ）の欠落によって、
正しく時間軸変動補正を行なうことができないラインを
示す信号である。

上述したように、正しく時間軸変動補正されない場合に
は、当該ラインの映像信号が再生画面上で水平方向にず
れて見え、再生画の画質を損なう。

本発明ではこのような画質劣化を軽減させるため、ドロ
ップアウト期間だけでなく、上記信号ＮＴが示す正しく
時間軸変動が補正されないラインにおいても、前記書込
み指令信号１ｄＥ１．　ＷＢ２　（第１４図（Ｃ）の破
線）を強制的にｒｌＪ　レベルにしてフィールドメモリ
１２０．１３０への書込みを停止させ、２フイールド前
の映像信号によって置換するようにした。具体的には、
上記ＲＳフリップフロップからの信号ＮＴ（同図（ｆ）
）と端子６０３からのドロップアウト信号ＤＯＰ　（同
図（ｂ））をＯＲ回路６０５で論理加算した信号ＤＯＰ
’　（同図（ｇ））を新たなドロップアウト信号として
、上記ドロップアウト信号ＤＯＰの代わりに第１図、第
８図に示した書込み制御回路１７０に供給することによ
り実現できる。

このようにすれば、さらに第４図、第５図に示したよう
に、時間軸変動補正の基準となる水平同期信号Ｈ８（あ
るいはバースト信号ＢＳＴ）が正しく分離されず時間軸
変動を正確に補正できないラインが生じた場合であって
も、これらのラインを前述のように信号ＤＯＰ’により
２フイールド前の映像信号で置換することによって、再
生画の画質劣化を軽減することができる。

以上、本発明の実施例を詳細に述べたが、上記実施例の
メモリシステムは、第１図に示したように２つのフィー
ルドメモリ１２０．１３０で構成され、それぞれフィー
ルド毎に書込みと読取りを繰り返し、時間軸変動補正、
ドロップアウト補償を行なうものであった。しかし、本
発明はこれに限るものではなく、例えば第１６図に示す
ように２つのフレームメモリ７１０．７２０でメモリシ
ステムを構成し。

切換え回路７３０．７４０を介してそれぞれ第１７図（
ｂ）。

（Ｃ）に示すタイミングで、１フレーム毎に入力映像信
号（同図（ａ））を書込み、再生映像信号（同図（ｄ）
）を読取るよう動作させても、同様に時間軸変動補正、
ドロップアウト補償（２フレーム前の映像信号で置換）
を行なうことができ、本発明の主旨からはずれるもので
はない。

また、１フイールドの映像信号を複数のトラックに分割
して記録するセグメント記録方式ＶＴＲ等で、垂直同期
信号に代えて各セグメントの先頭にセグメント同期信号
を挿入した記録信号フォーマットで映像信号を記録再生
する場合等において、上記メモリシステムを例えば第１
８図に示すように２つのセグメントメモリ８１０．８２
０　（１セグメントの映像情報データを格納する容量を
持つメモリ）で構成し、切換え回路８３０．８４０を介
してそれぞれ第１９図（ｂ）、（ｃ）に示すタイミング
で、１セグメント毎に入力映像信号（同図（ａ）、−例
として２セグメント記録の場合を示した）を書込み、再
生映像信号（同図（ｄ））を読取るよう動作させても、
同様に時間軸変動補正、ドロップアウト補償（２セグメ
ント前の映像信号で置換）を行なうことができ５本発明
の主旨からはずれるものではない。

第１９図（ａ）には−例として２セグメント記録の場合
の入力映像信号を示したが、特にセグメント数を限定す
るものではなく、いかなるセグメント数であっても良い
。

さらに、上記実施例はすべて、２つのメモリをフィール
ド毎、フレーム毎或いはセグメント毎に切換えるシステ
ム構成であったが、第２０図に示すように、一般にＮ個
のメモリ９１０を切換え回路９２０゜９３０でフィール
ド毎、フレーム毎或いはセグメント毎に順次循環的に切
換えて、入力映像信号を書込み、再生映像信号を読取る
構成であっても、同様にして時間軸変動補正、ドロップ
アウト補償を行なうことができ、本発明の主旨からはず
れるものではない。

〔発明の効果〕

以上述べたように、本発明によれば、映像信号に含まれ
る時間軸変動の補正とドロップアウト補償を同一のメモ
リシステムで同時に行なうことができ、回路規模の削減
、信号処理の簡素化、装置の低コスト化を図れる効果が
ある。

また、ドロップアウトにより時間軸変動補正の基準とな
る同期情報（水平同期信号或いはバースト信号）が欠落
し、正確に時間軸補正が行なえない場合でも、装置を安
定に動作させ、再生画の画質劣化を軽減できるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来の映像信号処理装置のブロック図、第３図、第４図
、第５図は第２図の映像信号処理装置の動作説明用の波
形図、第６図は第１図の実施例の動作説明用の波形図、
第７図は第１図の実施例におけるフィールドメモリのア
ドレス領域の一例を示す模式図、第８図は第１図の実施
例における書込み制御回路の一実施例を示すブロック図
、第９図は第８図の書込み制御回路における水平同期補
正回路の一実施例を示すブロック図、第１０図はその動
作説明用の波形図、第１１図は第８図の書込み制御回路
の動作説明用の波形図、第１２図は第１図の実施例にお
ける読取り制御回路の一実施例を示すブロック図、第１
３図は本発明に係る他の映像信号の形式を示す波形図、
第１５図は本発明に係わるドロップアウト信号生成回路
の一実施例を示すブロック図、第１４図はその動作説明
用の波形図、第１６図・、第１８図、第２０図は本発明
の他のメモリシステムを示すブロック図、第１７図は第
１６図のメモリシステムの動作説明用の波形図、第１９
図は第１８図のメモリシステムの動作説明用の波形図で
ある。 １・・・Ａ／Ｄ変換回路、 ６・・・Ｄ／Ａ変換回路。 １００・・・書込みクロック生成回路、１１０、１４０
・・・切換え回路、 １２０、１３０・・・フィールドメモリ、１５０・・・
同期情報分離回路、 １６０・・・ドロップアウト検出回路、１７０・・・書
込み制御回路、 １８０・・・読取り制御回路。 第 凹 躬 ヰ 国 第 乙 柘 η フィーノ叶°′ヌ近’）ｔｚｏｔｐ＋よ１３ひ０７ドし
ス頗或躬 固 躬 ／θ 口 ＃ｌＤＦ＄ｙＡ （ｄ）４誇％ｓ９ 躬 国 躬 ／３ 、　　　　　　ＴＨ 第 圓 第 １ｓ国 躬 ／８ 躬 圀 躬 ／６ 虐 閑 ノｑ 区 看！直ブラッへ−り’／ＢＬＫ ＜ｒｂ爵１吠像偉号 白ｍ白ロロコ］口口 躬 口 ９／。

Claims (1)

1. 【特許請求の範囲】 １、入力映像信号よりそれに含まれる同期情報を分離す
   る同期情報分離回路（１５０）と、 該同期情報分離回路（１５０）より分離された同期情報
   に基づき、上記入力映像信号に同期した所定周波数のク
   ロックを発生する第１のクロック発生回路、（１００）
   と、 該第１のクロックと上記分離された同期情報に基づき、
   所定の書込みアドレス信号を生成する書込み制御回路（
   １７０）と、 ドロップアウトの発生を検出するドロップアウト検出回
   路（１６０）と、 所定周波数のクロックを発生する第２のクロック発生回
   路（２００）と、 該第２のクロック発生回路（２００）で発生される第２
   のクロックに基づき、所定の読取りアドレス信号を生成
   する読取り制御回路（１８０）と、を有し、 前記入力映像信号を上記書込みアドレス信号に応じて逐
   次メモリ（１５）の所定アドレス領域に書込み、上記読
   取りアドレス信号に応じて前記メモリ（１５）に書込ま
   れた映像信号を逐次読取るとともに、ドロップアウトが
   発生した場合には、前記ドロップアウト検出回路（１６
   ０）から出力されるドロップアウト信号により前記入力
   映像信号の前記メモリ（１５）への書込みが制御される
   ことを特徴とする映像信号処理装置。 ２、入力映像信号よりそれに含まれる同期情報を分離す
   る同期情報分離回路（１５０）と、 該同期情報分離回路（１５０）より分離された同期情報
   に基づき、上記入力映像信号に同期した所定周波数のク
   ロックを発生する第１のクロック発生回路（１００）と
   、 該第１のクロックと上記分離された同期情報に基づき、
   所定の書込みアドレス信号を生成する書込み制御回路（
   １７０）と、 所定周波数のクロックを発生する第２のクロック発生回
   路（２００）と、 該第２のクロック発生回路（２００）で発生される第２
   のクロックに基づき、所定の読取りアドレス信号を生成
   する読取り制御回路（１８０）と、ドロップアウトの発
   生を検出するドロップアウト検出回路（１６０）と、 前記同期情報分離回路（１５０）で前記入力映像信号に
   含まれる水平同期情報の分離に失敗した期間を検出する
   手段（４００）、（６０４）と、該検出手段（４００）
   、（６０４）からの出力と上記ドロップアウト検出回路
   （１６０）からの出力とを論理加算する手段（６０５）
   と、 を有し、 前記入力映像信号を上記書込みアドレス信号に応じて逐
   次メモリ（１５）の所定アドレス領域に書込み、上記読
   取りアドレス信号に応じて前記メモリ（１５）に書込ま
   れた映像信号を逐次読取るとともに、前記論理加算手段
   （６０５）からの出力により前記入力映像信号の前記メ
   モリ（１５）への書込みが制御されることを特徴とする
   映像信号処理装置。 ３、前記書込み制御回路（１７０）が、 前記同期情報分離回路（１５０）で同期情報が分離され
   なかった場合、分離されなかった同期情報を補なう同期
   情報補正手段（４０５）と、該同期情報補正手段（４０
   ５）から出力される水平同期情報を計数する第１の計数
   手段（３２０）と、 前記第１のクロックを計数する第２の計数手段（３１０
   ）と、 を備えて成り、 該第１の計数手段（３２０）と第２の計数手段（３１０
   ）からの出力を前記書込みアドレス信号とする構成を有
   する、請求項１または請求項２に記載の映像信号処理装
   置。