JPH04359309A - マイクロコンピュータ装置のリセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
装置の内部制御に用いられるリセット回路に係り、特に
、電源投入時のパワーオンリセットと他の要因によるリ
セットとを識別するためのリセット回路に関する。

【０００２】

【従来の技術】マイクロコンピュータ装置の適用範囲は
年々拡大している。最近は、マイクロプロセッサ（中央
処理装置。以下ＣＰＵと称する。）の役割も多様化して
おり、シングルＣＰＵシステムからマルチＣＰＵシステ
ムまで幅広く使用されるため、そのリセット回路の構成
は汎用性の高いものでなければならない。そのため、リ
セット回路のうち電源投入によるパワーオンリセットの
ステータス回路の回路構成は、かなり複雑になっている
。

【０００３】図５にマイクロコンピュータ装置における
一般的なリセット回路の構成図を示す。図中、１０は電
源装置、１１は所定の電圧値以下の時に信号を出力する
リセットＩＣ、１２は割り込み回路、１３はＣＰＵであ
る。

【０００４】電源１０では一次電圧（ＡＣ）を二次電圧
（ＤＣ）に変換してＣＰＵボードに供給するとともに、
異常信号ＰＦ／Ｌ（／ＬはＬｏｗ信号で意味あり。以下
同じ）を割り込み回路１２に入力している。また、割り
込み回路１２にはリセットＩＣ１１から出力される電源
断信号ＰＤＯＷＮ／Ｌも入力されている。

【０００５】図６は、上記構成によるリセット回路の動
作を説明するための動作タイミング図である。図中、（
１）〜（３）はＣＰＵリセット指令信号ＣＰＵＲＥＳＥ
Ｔ／Ｌによりリセットされ、ＣＰＵ１３が動作を開始す
る時点を示しており、（１）は電源投入時のパワーオン
リセット、（２）は手動等によるその他のリセット、（
３）は電源１０の瞬断等による二次電圧（ＤＣ）の僅か
な変動をリセットＩＣ１１が捉えたことによって生じる
リセットである。

【０００６】しかし、上記構成のリセット回路ではどう
いう要因でリセットが生じたかを判断する手だてがない
。そのため、夫々の場合に応じたソフトウエア処理を行
うことができないという欠点があった。

【０００７】そこで従来は、図７に示す構成のリセット
回路を用いて、パワーオンリセットとその他のリセット
とを識別できるようにしている。図７において、２０は
リセットＩＣ、２１はＣＰＵ、２２はフリップフロップ
回路、２３はデコーダ、２４はステータス読み込みレジ
スタ、２５，２６は反転入力のＮＡＮＤ回路、２７は反
転入力のＮＯＲ回路であり、これら部品はＣＰＵボード
上に配置されている。なお、リセットＩＣ２０は図３に
示したリセットＩＣ１１と同一機能を有するものである
。

【０００８】次に上記構成のリセット回路の動作を説明
する。

【０００９】ＣＰＵボードに電源が投入された瞬間は、
リセットＩＣ２０から出力される電源断信号ＰＤＯＷＮ
／Ｌがまだ所定の電圧値に達していないため、Ｌｏｗレ
ベルの状態でフリップフロップ回路２２のセット端子Ｓ
に入力される。また、この電源断信号ＰＤＯＷＮ／Ｌは
、ＮＯＲ回路２７を介してＣＰＵ２１のリセット端子Ｒ
ＥＳＥＴにも入力され、ＣＰＵ２１が完全に動作できる
電圧までリセットがかけられる。

【００１０】その後、電源断信号ＰＤＯＷ／ＬがＨｉｇ
ｈレベルとなり、ＣＰＵ２１のリセットが解除されると
、ＣＰＵ２１は、まず予め設けておいたリセット要因を
読み込むためレジスタ２４にアクセスする。このアクセ
スは、ＣＰＵ２１から出力されるアドレス信号ＡＤＤＲ
ＥＳＳをデコーダ２３で解読してその出力信号ＲＥＧＳ
ＥＬ／ＬをＮＡＮＤ回路２６に反転入力するとともにＣ
ＰＵ２１から読取指令信号ＩＯＲＤ／ＬをＮＡＮＤ回路
２６に反転入力し、該ＮＡＮＤ回路２６から出力される
イネーブル信号ＲＥＧＥＮＢ／Ｌをレジスタ２４のイネ
ーブル端子ＥＮＢに入力することにより行なう。

【００１１】レジスタ２４から出力されたリセット要因
データは、データバスを介してＣＰＵ２１に取り込まれ
る。そして当該リセットがどのような要因によるものか
を識別し、もしもパワーオンリセットのビットがセット
されている場合はパワーオンリセット処理が行われる。

【００１２】このパワーオンリセット処理は、主として
周辺ＩＣのイニシャライズ（初期化）を行うことである
が、その最後には必ずパワーオンリセット要因をクリア
しなければならない。そうしないと、ＣＰＵ２１に他の
リセットがかかったときにそのリセット要因を識別する
ことができなくなるからである。そこで、予めフリップ
フロップ回路２２をクリアするためのアドレス信号ＡＤ
ＤＲＥＳＳを定めておき、このときのアドレス信号ＡＤ
ＤＲＥＳＳに対応するデコーダ２３の出力信号ＦＦＳＥ
Ｌ／ＬとＣＰＵ２１から出力されるＩＯＷＲ／Ｌ信号と
のＡＮＤ条件を反転入力のＮＡＮＤ回路２５で検出して
ＰＯＲＣＬＲ／Ｌ信号を生成し、これをフリップフロッ
プ回路２２のクリア端子Ｒに入力し、レジスタ２４に入
力されるＰＯＲ／Ｌ信号をネゲートしている。

【００１３】このように、従来はパワーオンリセットの
ステータス回路を構成するうえでフリップフロップ回路
２２が不可欠の部品となっている。

【００１４】

【発明が解決しようとする課題】しかしながら、フリッ
プフロップ回路２２は、周知のとおり、一旦ある値にセ
ットされるとクリアしない限りその状態を保持し続ける
ため、別にデコーダ２３やＮＡＮＤ回路２５等の周辺回
路を設け、フリップフロップ回路２２をクリアさせなけ
ればならなかった。そのため、リセット回路の回路構成
が複雑になり、動作効率の悪化と信頼性の低下を招いて
いた。

【００１５】本発明は、かかる問題点に鑑みて創案され
たものであり、その目的とするところは、パワーオンリ
セットとその他の要因によるリセットとをフリップフロ
ップ回路やデコーダ等を用いないで識別できるマイクロ
コンピュータ装置のリセット回路を提供することにある
。

【００１６】

【課題を解決するための手段】上記目的を達成するため
の本発明の構成は、マスク不可能な割り込み機能（ＮＭ
Ｉ機能）を有するＣＰＵを用いてマイクロコンピュータ
装置の電源投入によるパワーオンリセット処理とその他
の要因によるリセット処理とを行うリセット回路であっ
て、一次電圧（ＡＣ）を二次電圧（ＤＣ）に変換して前
記ＣＰＵに供給するとともに一次電圧が断のときは異常
信号を出力する電源と、前記ＣＰＵにリセット指令信号
を入力するステータス回路と、電源が投入された場合と
その他のリセット要因とで異なるフラグデータがセット
されるフラグエリアを有し前記ＣＰＵとの間で該フラグ
データの書き込みと読み取りとを選択的に行うとともに
該ＣＰＵを作動させるためのソフトウエアを保持したメ
モリとを備え、前記ＣＰＵは、前記ソフトウエアにした
がい、前記リセット指令信号の入力と同時に前記メモリ
からフラグデータを読み込んでその他のリセット要因を
表す特定値と比較し、比較の結果、異なる値のときは該
特定値を前記フラグエリアに書き込むとともにパワーオ
ンリセット処理を行い、同一値のときはその他の要因に
よるリセット処理を行い、且つ、前記電源が異常信号を
出力したときは前記フラグエリアの内容を電源投入時に
おけるフラグデータに強制的にセットするようにしたこ
とを特徴とする。

【００１７】

【作用】パワーオンリセットがかかるときは、予め電源
から異常信号がＣＰＵに出力され、該ＣＰＵのＮＭＩ機
能により、フラグエリアには電源投入時のフラグデータ
がセットされている。したがって、ＣＰＵに該データを
読み取ってその他のリセット要因を表す特定値と比較す
ると両者の値が異なっているので、このリセットがその
他の要因によるリセットではないことが容易に認識でき
る。このときはフラグエリアを特定値にセットした後に
パワーオンリセット処理を行う。

【００１８】一方、電源は正常であるがその他の要因に
よるリセットがかかったときはフラグエリアには特定値
がセットされている。したがって、ＣＰＵに該データを
読み取って特定値と比較したときに両者は同一なので、
このリセットがパワーオンリセットではないことを容易
に認識できる。

【００１９】なお、フラグエリアに特定値をセットした
後に電源が異常信号を出力したときは、ＣＰＵのＮＭＩ
機能により、フラグエリアを電源投入時の状態にセット
し直すので、パワーオンリセットが連続してかかっても
これを認識できる。

【００２０】

【実施例】以下、図１〜図４を参照して本発明の実施例
を説明する。

【００２１】図１は本発明の一実施例に係るリセット回
路の構成図である。この図において、１は電源、２はリ
セットＩＣ、３はＮＭＩ機能すなわちマスク不可能な割
り込み機能をもつＣＰＵ、４はＮＭＩ要因を読み込むた
めのレジスタ、５は特定のフラグエリアをもつメモリ、
６は反転入力のＮＡＮＤ回路である。メモリ５には例え
ばダイナミックメモリ（ＤＲＡＭ）を用い、電源投入時
におけるメモリ状態が「００００」若しくは「ＦＦＦＦ
」となる（なり易い）ようにする。

【００２２】ＮＡＮＤ回路６には、電源１からのパワー
フェイル信号ＰＦ／Ｌとその他のＮＭＩ要因となる信号
が反転入力されており、これら信号は各々レジスタ４に
も分岐入力されている。ＮＡＮＤ回路６の出力はＣＰＵ
３のＮＭＩ端子に、レジスタ４から出力されるＣＰＵリ
セット指令信号ＣＰＵＲＥＳＥＴ／ＬはＣＰＵ３のＩＯ
ＲＤ端子に夫々入力されている。またＣＰＵ３にはリセ
ットＩＣ２からの電源断信号ＰＤＯＷＮ／Ｌが入力され
るとともに、メモリ５とデータバスを介して接続されて
いる。本実施例において、ＣＰＵ３にＮＭＩ機能をもた
せるのは、パワーオンリセットを判断するフラグエリア
のクリアをパワーフェイル信号ＰＦ／ＬによるＮＭＩに
よって行うからであり、もし、これをＮＭＩによらず他
の割込処理として行うと、その処理の実行に時間がかか
り過ぎるためにフラグエリアのクリア前にＣＰＵ３が停
止する可能性があるからである。

【００２３】なお、リセットＩＣ２とレジスタ４とＮＡ
ＮＤ回路６とにより、ＣＰＵ３にリセット指令信号を入
力するためのステータス回路を構成している。

【００２４】次に図２〜図４を参照して本実施例に係る
リセット回路の動作を説明する。

【００２５】図２は上記構成のリセット回路の動作タイ
ミング図、図３および図４はリセット処理のフローチャ
ートである。これらの図において、（４）〜（１６）は
各時点におけるリセット回路の状態およびそのときの各
部の処理を示したものであり、以下、これら状態および
処理を各時点毎にフローチャートと対応させながら順を
追って説明する。

【００２６】（４）図２最下段のＣＰＵリセット信号Ｃ
ＰＵＲＥＳＥＴ／ＬがＬｏｗレベルからＨｉｇｈレベル
に変わると、リセット回路はリセット処理を開始する。 具体的には、まず、メモリ５中の特定のフラグエリアの
データをＣＰＵ３にリードして、これと予め決めておい
たその他のリセット要因を表す特定値例えば「１２３４
」というデータとを比較する。図２を参照すると、この
リセット要因は電源断信号ＰＤＯＷＮ／ＬがＨｉｇｈレ
ベルになったことによるものであり、メモリ５のフラグ
エリアのデータは通常「００００」若しくは「ＦＦＦＦ
」となっている。したがって両データは不一致となるの
で、図３のＮ側（５）に処理を移行する。

【００２７】（５）ＣＰＵ３では、このリセット要因が
パワーオンリセットによるものであると判断してフラグ
エリアに前記特定値「１２３４」を書き込み、以後のリ
セット要因の判断要素とする。書込後は処理を（６）に
移行する。

【００２８】（６）パワーオンリセット時のイニシャラ
イズを行い、リセット処理を終了する。

【００２９】（７）ＣＰＵリセット信号ＣＰＵＲＥＳＥ
Ｔ／Ｌが一旦Ｌｏｗレベルに転じた後、再びＨｉｇｈレ
ベルになったので、前記（４）における処理を同様に行
う。このときは、フラグエリアに「１２３４」のデータ
が書き込まれているので、図３のＹ側（８）に処理を移
行する。

【００３０】（８）ＣＰＵ３はこのリセット要因がその
他のリセットによるものと判断してその他のリセット時
のイニシャライズを行い、リセット処理を終了する。

【００３１】（９）異常信号ＰＦ／ＬがＬｏｗレベルに
なり、図４におけるＮＭＩ処理が開始される。このＮＭ
Ｉはパワーフェイル信号ＰＦ／Ｌによるものなので、図
４のＹ側（１０）に処理を移行する。

【００３２】（１０）メモリ５のフラグエリアをクリア
して、ＮＭＩ処理を終了する。

【００３３】（１１）電源断信号ＰＤＯＷＮ／ＬがＬｏ
ｗレベルとなり、フラグエリアに「００００」若しくは
「ＦＦＦＦ」が書き込まれ、パワーオンリセット状態と
なる。

【００３４】（１２）ＣＰＵリセット信号ＣＰＵＲＥＳ
ＥＴ／ＬがＨｉｇｈレベルとなり前記（４）の処理を行
う。このときはフラグエリアのデータは「１２３４」と
はなっていないので、図３のＮ側（１３）に処理を移行
する。

【００３５】（１３）フラグエリアに「１２３４」を書
き込み、以後のリセット要因の判断要素とする。処理を
（１４）に移行する。

【００３６】（１４）パワーオンリセット時のイニシャ
ライズを行い、リセット処理を終了する 。　　（１５）異常信号ＰＦ／Ｌが再びＬｏｗレベルに
なり、図４におけるＮＭＩ処理が開始される。このＮＭ
Ｉは異常信号ＰＦ／Ｌによるものなので、図４のＹ側（
１６）に処理を移行する。

【００３７】（１６）メモリ５のフラグエリアをクリア
して、ＮＭＩ処理を終了する。

【００３８】（１７）なお、異常信号ＰＦ／Ｌ以外によ
るＮＭＩのときは、図７のＮ側（１８）に処理を移行す
る。 （１８）フラグエリアをクリアせず、その他の処理を行
ってＮＭＩ処理を終了する。

【００３９】このように、本実施例によるリセット回路
において、パワーオンリセットがかかるときは、予め電
源１から異常信号ＰＦ／ＬがＣＰＵ３に出力され、該Ｃ
ＰＵ３のＮＭＩ機能により、メモリ５のフラグエリアに
は電源投入時のフラグデータ（００００若しくはＦＦＦ
Ｆ）がセットされている。したがって、ＣＰＵ３に該デ
ータを読み取ってその他のリセット要因を表す特定値「
１２３４」と比較すると両者の値が異なっているので、
このリセットがその他の要因によるリセットではないこ
とが容易に認識できる。

【００４０】一方、電源１は正常であるがその他の要因
によるリセットがかかったときは図３における（５）お
よび（１３）の処理により、フラグエリアには特定値「
１２３４」がセットされている。したがって、ＣＰＵ３
に該データを読み取って特定値「１２３４」と比較した
ときに両者は同一となるので、このリセットがパワーオ
ンリセットではないことを容易に認識できる。

【００４１】また、パワーオンリセットがかかり、フラ
グエリアに特定値「１２３４」をセットした後に電源１
が異常信号ＰＦ／Ｌを出力したときは、反転入力のＮＡ
ＮＤ回路６がこれを検出してＣＰＵ３のＮＭＩ端子に信
号を出力する。これによりＮＭＩがおこり、フラグエリ
アを電源投入時の状態（００００若しくはＦＦＦＦ）に
セットし直す。したがって、連続してパワーオンリセッ
トがかかった場合であってもこれを認識することができ
る。

【００４２】なお、本実施例ではメモリ５にＤＲＡＭを
用いたものについて説明したが、ＤＲＡＭでないメモリ
を用いる場合は、フラグエリアの桁数を増やせばよい。 これにより、電源投入時のランダムデータと特定値の一
致する確率が下がり、誤認識を防ぐことができる。

【００４３】

【発明の効果】以上、説明したように、本発明に係るマ
イクロコンピュータ装置のリセット回路によれば、種々
のリセット要因を正しく認識し、各要因に対応したリセ
ット処理（イニシャライズ処理）を適切に行うことがで
きる。また、このリセット回路では、電源の瞬断等のた
めにメモリにおけるフラグエリア内のデータが不定状態
にあった場合にあっても、電源異常を検出した異常信号
によってＮＭＩが起こされ、このＮＭＩ処理のなかでフ
ラグエリアが電源投入時の状態にセットされるので、確
実なパワーオンリセット処理が行われる。

【００４４】しかも、このリセット回路は、従来のよう
にステータス保持のためのフリップフロップ回路やデコ
ーダ等を使用しないので、ハードウエアが大幅に削減さ
れ、動作効率および信頼性の向上を図ることができる。

【００４５】さらに、一連の動作制御はソフトウエアに
より行うようにしたので、汎用性が高く、且つ、取扱い
が容易になるという効果も奏する。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマイクロコンピュータ
装置のリセット回路の構成図である。

【図２】上記リセット回路の動作を説明するための動作
タイミング図である。

【図３】上記リセット回路におけるリセット処理を説明
するためのフローチャートである。

【図４】上記リセット回路におけるＮＭＩ処理を説明す
るためのフローチャートである。

【図５】マイクロコンピュータ装置の一般的なリセット
回路の構成図である。

【図６】上記リセット回路の動作を説明するための動作
タイミング図である。

【図７】パワーオンリセットを認識するための従来のリ
セット回路の構成図である。

【符号の説明】

１，１０…電源、　　２，１１，２０…リセットＩＣ、
３，１３，２１…マイクロプロセッサ（ＣＰＵ）、４，
２４…レジスタ、５…メモリ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　マスク不可能な割り込み機能（ＮＭＩ
   機能）を有するマイクロプロセッサを用いてマイクロコ
   ンピュータ装置の電源投入によるパワーオンリセット処
   理とその他の要因によるリセット処理とを行うリセット
   回路であって、一次電圧（ＡＣ）を二次電圧（ＤＣ）に
   変換して前記マイクロプロセッサに供給するとともに一
   次電圧が断のときは異常信号を出力する電源と、前記マ
   イクロプロセッサにリセット指令信号を入力するステー
   タス回路と、電源が投入された場合とその他のリセット
   要因とで異なるフラグデータがセットされるフラグエリ
   アを有し前記マイクロプロセッサとの間で該フラグデー
   タの書き込みと読み取りとを選択的に行うとともに該マ
   イクロプロセッサを作動させるためのソフトウエアを保
   持したメモリとを備え、前記マイクロプロセッサは、前
   記ソフトウエアにしたがい、前記リセット指令信号の入
   力と同時に前記メモリからフラグデータを読み込んでそ
   の他のリセット要因を表す特定値と比較し、比較の結果
   、異なる値のときは該特定値を前記フラグエリアに書き
   込むとともにパワーオンリセット処理を行い、同一値の
   ときはその他の要因によるリセット処理を行い、且つ、
   前記電源が異常信号を出力したときは前記ＮＭＩ機能に
   より前記フラグエリアの内容を電源投入時におけるフラ
   グデータに強制的にセットするようにしたことを特徴と
   するマイクロコンピュータ装置のリセット回路。