JPH04165548A - メモリアドレス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 主メモリ増設用の複数のメモリスロットとこのスロット
へのメモリボードの装着状態を示すメモリ実装信号を出
力する手段とを備えるコンピュータのメモリアドレス制
御方式に関し、 イニシャルプログラムローディング時における初期診断
の結果、増設メモリにメモリエラーか発生した場合でも
システムダウンすることかないよう（こすることを目的
とし、 イニシャルプログラムローディング時における初期診断
によってメモリ領域にメモリエラーを検出したとき、該
メモリ領域に対応する縮退フラグをセットし、この縮退
フラグによって上記メモリ実装信号をマスクするように
して、主メモリのアドレスを動作可能なメモリのみによ
って連続的にマツピングするように構成する。

〔産業上の利用分野〕

本発明は、主メモリ増設用の複数のメモリスロットとこ
のスロットへのメモリボードの装着状態を示すメモリ実
装信号を出力する手段とを備えるコンピュータのメモリ
アドレス制御方式に関する。

〔従来の技術〕

主メモリ増設用に複数のメモリスロットを用意し、ユー
ザーがシステム仕様に応じてこのメモリスロットにメモ
リボードを実装することによって、主メモリを増設でき
る−ように構成したコンピュータが用いられている。

このような複数のメモリスロットを備えたコンピュータ
では、各メモリスロットへのメモリボードの装着状態を
示すメモリ実装信号を出力する手段を設け、実装されて
いるメモリボードのみを増設メモリとして用いて主メモ
リのアドレスを連続したアドレスとしてマツピングする
ようにしたメモリアドレス制御方式か一般に用いられて
いる。

〔発明が解決しようとする課題〕

しかしながら、このような従来のプロセッサにおけるメ
モリアドレス制御方式では、イニシャルプログラムをロ
ーディングした初期診断時にこの増設されたメモリにメ
モリエラーが発生した場合には、増設メモリのメモリエ
ラーに対して格別の対策を講じていないためにプロセッ
サか稼働不可能なものとしてシステムダウンにせざるを
得なかった。

本発明は前記事情の下になされたもので、イニシャルプ
ログラムローディング時における初期診断の結果、増設
メモリにメモリエラーが発生した場合でもシステムダウ
ンすることがないようにしたメモリアドレス制御方式を
提供することを目的とする。

〔課題を解決するための手段〕

本発明は、主メモリ増設用の複数のメモリスロットと、
このスロットへのメモリの装着状態を示すメモリ実装信
号を出力する手段とを備えるコンピュータのメモリアド
レス制御方式において、イニシャルプログラムローディ
ング時における初期診断によってメモリ領域にメモリエ
ラーを検出したとき、該メモリ領域に対応する縮退フラ
グをセットし、この縮退フラグによってメモリ実装信号
をマスクするようにして、主メモリのアドレスを動作可
能なメモリのみによって連続的にマツピングするように
した。

上記縮退フラグは、メモリスロット単位、あるいはメモ
リスロットを分割した単位領域ごとに設ければよい。

〔作　用〕

第１図は本発明の原理図であって、同図のメモリ領域は
、例えば、１つのメモリスロットに装着されたメモリボ
ード、あるいは、この１つのメモリスロットに装着され
たメモリボードを分割したバンクなとの単位領域に相当
する。

メモリボードか実装されていない＃２メモリ領域につい
てはメモリ実装信号は出力されないのてナンド回路の出
力はなく、したかって、このナンド回路の出力によって
メモリ実装の有無を識別する図示しないプロセッサは、
このメモリスロットにはメモリが実装されていないもの
として、このメモリスロットに対応するメモリを除いて
マツピング処理を行って主メモリのアドレスマツプを設
定する。

一方、メモリボードか実装されている＃ｌ、＃３、＃４
〜＃ｎメモリ領域については、メモリスロットにメモリ
ホードが実装されていることを示すメモリ実装信号がそ
れぞれ出力され、イニシャルプログラムローディング時
における初期診断によっても当該メモリボードにメモリ
エラーかなく、図に符号Ｆで示した縮退フラグかりセッ
ト状態にあればナンド回路は導通状態にあるから、この
実装信号はナンド回路からプロセッサに送られてこのメ
モリボードのメモリ領域を含めてメモリマツプが設定さ
れる。

もし、イニシャルプログラムローディング時における初
期診断によって例えば＃３メモリ領域にメモリエラーが
検出されると、このメモリーエラーが発生したメモリ領
域に対応する上記縮退フラグＦがセットされるので、こ
のフラグが否定入力端子に供給されているナンド回路は
遮断されて前記メモリ実装信号はマスクされ、前述のメ
モリが実装されていない場合と同様にプロセッサには通
知されない。

これによって、上記プロセッサは、実装されているメモ
リ中のメモリエラーがないメモリ領域のみによって主メ
モリを連続的にマツピングするマツピング処理を行う。

なお、上述したように、メモリ領域が１つのメモリボー
ドを分割した単位領域として設定されている場合には、
この単位領域に対応して設けられている各ナンド回路の
反転入力端子には、このメモリボードの装着状態を示す
メモリ実装信号を共通に供給することかできる。

本発明によれば、主メモリの容量かこのマスクされたメ
モリ領域のメモリ容量分だけ小さくなるが、外部記憶装
置などからロードされるプログラムのサイズが上記のよ
うにマツピングされた主メモリの範囲内に収まる限り、
システムダウンすることなく正常時と全く変わりなく稼
働することができる。

〔実施例〕

第２図は本発明方式を適用して、１つのメモリスロット
を１つのメモリ領域として構成したメモリアドレス制御
装置の実施例の全体構成を示したブロック図、第３図は
第２図中のメモリ制御部の詳細図を示すものである。

第２図において、ｌ、〜１．．はメモリスロットであり
、各メモリスロットにはシステム仕様に応じて所定のス
ロットにメモリボードか実装される。

２は誤り検出訂正部であり、メモリスロット１ａ〜１ｎ
に書き込まれあるいは読み出されるデータの誤り検出と
訂正を行う。

３はメモリ制御部であり、メモリボードの実装されたメ
モリスロットに対するアクセス制御を行う。４はシステ
ムバスである。

前記メモリ制御部３の具体的な構成を第３図に示す。

第３図において、３１は内部リクエスト制机回路であり
、ストローブ信号ＳＴＢ中のスタート信号ＳＴＲを受け
てリフレッシュリクエストなとの調停を行い、タイミン
グコントローラ３２を起動する。

３２はタイミングコントローラであり、メモリアクセス
に必要な書き込みイネーブル／読み出しイネーブル信号
ＷＥ１０Ｅ、確認応答信号ＡＣＫなどの各種タイミング
信号を発生する。

３３は列アドレス選択回路（以下ｒＣＡＳ選択回路」と
略称）であり、メモリボードを実装されたメモリスロッ
トに対する列アドレス信号ＣＡＳを発生する。

３４は行アドレス選択回路（以下ｒＲＡｓ選択回路」と
略称）であり、メモリボードを実装されたメモリスロッ
トに対する行アドレス信号ＲＡＳを発生する。

３５はアドレス比較回路であり、メモリスロット１１〜
１．からの実装信号とシステムバス４からのアドレス信
号ＡＤＲを比較し、未実装のメモリスロットかある場合
にはそのメモリスロットを除いた残りの実装メモリスロ
ットを用いてアトバスマッピングを指令し、さらに、マ
スク手段４１からマスキング信号が出力されているとき
には、そのマスキングされたメモリスロットを除いてア
ドレスをマツピングするようにＲＡＳ選択回路３４に信
号を送る。

３６はマルチプレクサ（ＭＰＸ）であり、システムバス
４からのアドレス信号ＡＤＲを上位アドレスと下位アド
レスに時間的に分離したメモリアドレス信号を出力する
。

３７はエラーステータスコントローラであり、誤り検出
訂正部２からメモリエラーが通知されたときにそのエラ
ーアドレス情報を内部ステータスにセットし、ＤＡＴＡ
信号として送出するとともに必要に応じて割り込み要求
信号ｉＲＱを送出する。

３８はアドレスデーコーダ、３９はメモリスロットの実
装状態格納手段であり、内部にメモリスロット１．〜１
．にｌ：１に対応してｎ個の実装フラグが設けられてお
り、メモリスロット１ａ〜１ｎからのメモリボードの実
装状態を示す実装信号に応じて対応する実装フラグか“
ｌ”にセットされる。

４０は縮退フラグレジスタであり、内部にメモリスロッ
ト１．〜１．に１＝１に対応してｎ個の縮退フラグが設
けられており、エラーの発生したメモリスロットに対応
する縮退フラグか“１′にセットされる。

４１はエラーの発生したメモリスロットのマスク手段で
あり、各メモリスロット１□〜１．に１＝１に対応して
ｎ個の２人力ＡＮＤゲート４１゜〜４１．．が設けられ
ており、対応するメモリスロット１．〜ｌ、からの実装
信号と縮退フラグによってＡＮＤ出力“１”がセットさ
れる。

前記構成において、コンピュータの電源がオンされると
、パワーオンリセットかかかり、システムは初期状態に
リセットされてイニシャルプログラムローディングのた
めのメモリ初期診断か開始される。

メモリスロット１．〜１ゎ中、メモリボードを実装され
たメモリスロットから実装応答信号か送出され、実装状
態格納手段３９内の実装メモリスロットに対応する実装
フラグか“１”にセットされる。これによって、図示し
ないプロセッサかメモリボードの実装されたメモリスロ
ットを知ることができ、スト−ローブ信号ＳＴＢ　、ア
ドレス信号ＡＤＲなどを送出して内部リクエスト制御回
路３１、タイミングコントローラ３２、ＣＡＳ選択回路
３３、ＲＡＳ選択回路３４、マルチプレクサ３６を制御
し、メモリボードの実装された全メモリスロットの各ア
ドレスについてメモリ診断を実行する。

前記初期診断において、誤り検出訂正部２でメモリエラ
ーか検出されると、誤り検出訂正部２からエラー信号が
エラーステータスコントローラ３７に通報され、エラー
ステータスコントローラ３７からのエラー情報、アドレ
スデコーダ３８からのアドレス情報および実装状態格納
手段３９からの実装情報に基づいて、縮退フラグレジス
タ４０内のエラー発生アドレスに対応するメモリスロッ
トの縮退フラグが“１″にセットされる。このようにし
てメモリボードを実装された全メモリスロットのすべて
のアドレスについて初期診断か実行され、メモリエラー
の発生したメモリスロットについて縮退フラグレジスタ
４０内の対応する縮退フラグが“１”にセットされる。

前記のようにしてエラーの発生したメモリスロットに対
応する縮退フラグが“ｌ”にセットされると、マスク手
段４１のＡＮＤゲート４１１〜４１、中の対応するゲー
トの出力か“ｌ”となり、メモリエラーの発生したメモ
リスロットについてのマスキング信号かアドレス比較回
路３５へ送出され、以後、当該エラーの発生したメモリ
スロットは無効化される。

したがって、前記初期診断が終了し、外部記憶装置など
から所定のプログラムか主メモリに読み込まれると、ア
ドレス比較回路３５からのマスキング情報に従ってＣＡ
Ｓ選択回路３４はエラーの発生したメモリスロットを除
いた残りの他の実装メモリスロットのみを選択するよう
に行アドレス信号ＲＡＳを順次出力する。この結果、マ
スキングされたメモリスロットを除いた残りの実装スロ
ットに対してのみアドレスか連続的にマツピングされ、
エラーの発生していないメモリスロットの各アドレスに
対してのみプログラムか順番に格納される。

なお、前記実施例はエラーの発生したアドレス位置のメ
モリスロットをメモリスロット単位でマスキングするよ
うにしたか、メモリスロットを分割した単位領域ごとに
マスキングするようにしてもよいことは前述した通りで
ある。

〔発明の効果〕

以上説明したところから明らかなように、本発明によれ
ば、イニシャルプログラムローディング時の初期診断に
おいてメモリエラーを検出したとき、エラーの発生した
メモリ領域に対応する縮退フラグをセットし、この縮退
フラグによって上記メモリ実装信号をマスクするように
して、主メモリのアドレスを動作可能なメモリのみによ
って連続的にマツピングするようにしたので、初期診断
時にメモリエラーが発生した場合でも、従来のようにシ
ステムダウンとなることを防止できる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明方式を適用して構成したメモリアドレス
制画装置の実施例を示す図、 第３図は第２図中のメモリ制御部の実施例を示す図であ
る。

Claims (2)

【特許請求の範囲】
1. （１）主メモリ増設用の複数のメモリスロットと、この
   スロットへのメモリボードの装着状態を示すメモリ実装
   信号を出力する手段とを備えるコンピュータのメモリア
   ドレス制御方式において、イニシャルプログラムローデ
   ィング時における初期診断によってメモリ領域にメモリ
   エラーを検出したとき、該メモリ領域に対応する縮退フ
   ラグをセットし、この縮退フラグによって上記メモリ実
   装信号をマスクするようにして、主メモリのアドレスを
   動作可能なメモリのみによって連続的にマッピングする
   ことを特徴とするメモリアドレス制御方式。
2. （２）上記縮退フラグを、メモリスロット単位に設けた
   ことを特徴とする請求項（１）記載のメモリアドレス制
   御方式。