JP3344432B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP3344432B2 JP3344432B2 JP15421393A JP15421393A JP3344432B2 JP 3344432 B2 JP3344432 B2 JP 3344432B2 JP 15421393 A JP15421393 A JP 15421393A JP 15421393 A JP15421393 A JP 15421393A JP 3344432 B2 JP3344432 B2 JP 3344432B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ、ＲＯＭ、ＲＡ
Ｍ等から構成され、ＲＯＭに書き込んでおいたＣＰＵの
動作プログラムを装置の立上がり時にＲＡＭに転送する
ことにより以後の処理速度を増す情報処理装置に関す
る。
Ｍ等から構成され、ＲＯＭに書き込んでおいたＣＰＵの
動作プログラムを装置の立上がり時にＲＡＭに転送する
ことにより以後の処理速度を増す情報処理装置に関す
る。
【０００２】
【従来の技術】従来、この種の情報処理装置では、ＣＰ
Ｕの動作プログラムが不揮発メモリであるＲＯＭに書き
込まれているが、ＲＯＭの特徴としてアクセスに時間が
かかるため、そのままＲＯＭから動作プログラムを読み
出していたのでは装置の処理速度が遅くなる。そこで、
立上がり時に、動作プログラムをいったんアクセス時間
の短い揮発性メモリであるＲＡＭに転送し、以後、ＲＡ
Ｍの動作プログラムを読み出すことによりＣＰＵを動作
させて処理の高速化をはかることがある。
Ｕの動作プログラムが不揮発メモリであるＲＯＭに書き
込まれているが、ＲＯＭの特徴としてアクセスに時間が
かかるため、そのままＲＯＭから動作プログラムを読み
出していたのでは装置の処理速度が遅くなる。そこで、
立上がり時に、動作プログラムをいったんアクセス時間
の短い揮発性メモリであるＲＡＭに転送し、以後、ＲＡ
Ｍの動作プログラムを読み出すことによりＣＰＵを動作
させて処理の高速化をはかることがある。
【０００３】また、これらの情報処理装置では、ＣＰＵ
の動作を監視し、異常が検出された場合に割込により装
置の誤動作や暴走を防止するようにウォッチドッグタイ
マやデータのパリティチェック等の機能を備えている。
図９は、比較のためＲＯＭ２に書き込まれている動作プ
ログラムにより割込を実行する場合を示したものであ
り。割込信号がＣＰＵ１に入力されると、ＲＯＭ２内の
割込ポインタ（図では０１００番地）の内容が読み取ら
れる。割込ポインタには、割込が発生した場合に実行さ
れる処理プログラムが書き込まれているメモリの先頭ア
ドレスが示されている。図では先頭アドレスとして０２
００番地が書き込まれている。次に、読み取られたアド
レスである０２００番地のＲＯＭ２から割込プログラム
が順に読み出されて割込が実行される。
の動作を監視し、異常が検出された場合に割込により装
置の誤動作や暴走を防止するようにウォッチドッグタイ
マやデータのパリティチェック等の機能を備えている。
図９は、比較のためＲＯＭ２に書き込まれている動作プ
ログラムにより割込を実行する場合を示したものであ
り。割込信号がＣＰＵ１に入力されると、ＲＯＭ２内の
割込ポインタ（図では０１００番地）の内容が読み取ら
れる。割込ポインタには、割込が発生した場合に実行さ
れる処理プログラムが書き込まれているメモリの先頭ア
ドレスが示されている。図では先頭アドレスとして０２
００番地が書き込まれている。次に、読み取られたアド
レスである０２００番地のＲＯＭ２から割込プログラム
が順に読み出されて割込が実行される。
【０００４】
【発明が解決しようとする課題】しかしながら、動作プ
ログラムをＲＯＭ２から他のＲＡＭに転送する情報処理
装置では、図１０に示すように、ＲＯＭ２内の割込ポイ
ンタに転送後のＲＡＭ３のアドレスが記入されている。
そのため、ＲＯＭ２からＲＡＭ３へ動作プログラムが転
送される前または転送中に割込が開始されると、割込ポ
インタが指定しているＲＡＭ３のアドレスへ割込のプロ
グラムがまだ転送されていないことがあり、そのためＣ
ＰＵ１が暴走する原因にもなってしまう。
ログラムをＲＯＭ２から他のＲＡＭに転送する情報処理
装置では、図１０に示すように、ＲＯＭ２内の割込ポイ
ンタに転送後のＲＡＭ３のアドレスが記入されている。
そのため、ＲＯＭ２からＲＡＭ３へ動作プログラムが転
送される前または転送中に割込が開始されると、割込ポ
インタが指定しているＲＡＭ３のアドレスへ割込のプロ
グラムがまだ転送されていないことがあり、そのためＣ
ＰＵ１が暴走する原因にもなってしまう。
【０００５】そこで、これらの情報処理装置では、ＲＯ
Ｍ２からＲＡＭ３への動作プログラムの転送が完了する
までの間は割込を受け付けないようにしている。そのた
めの方法として、外部に回路を設け割込信号がＣＰＵ１
へ入力されないようにしたり、ＣＰＵ１の持つ機能によ
り割込をマスクする等の方法がある。このようにして、
立上がりの動作プログラム転送時に割込が禁止される
と、その間にウォッチドッグタイマやデータのパリティ
チェックにより異常を検出して割込信号をＣＰＵ１へ送
っても無視されてしまい、異常発生の原因が収集される
ことなく装置がダウンしてしまう。そのため従来装置は
立上がり時に信頼性が欠け、また、その間に発生した障
害の解析が困難であるという問題があった。
Ｍ２からＲＡＭ３への動作プログラムの転送が完了する
までの間は割込を受け付けないようにしている。そのた
めの方法として、外部に回路を設け割込信号がＣＰＵ１
へ入力されないようにしたり、ＣＰＵ１の持つ機能によ
り割込をマスクする等の方法がある。このようにして、
立上がりの動作プログラム転送時に割込が禁止される
と、その間にウォッチドッグタイマやデータのパリティ
チェックにより異常を検出して割込信号をＣＰＵ１へ送
っても無視されてしまい、異常発生の原因が収集される
ことなく装置がダウンしてしまう。そのため従来装置は
立上がり時に信頼性が欠け、また、その間に発生した障
害の解析が困難であるという問題があった。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、ＣＰＵを動作させるための所定数の
プログラムデータを組み合わせたものであって、割り込
みプログラムを含む動作プログラムが予め書き込まれて
いるＲＯＭと、前記ＲＯＭと同一アドレスが割付けられ
た動作プログラム書き込み用のＲＡＭと、立ち上がり後
に、前記ＲＯＭのあるアドレスのプログラムデータを読
み出してＲＡＭの同一アドレスにこのプログラムデータ
を書き込む作業を複数回繰り返し行って動作プログラム
全体をＲＡＭへ書き込むＣＰＵと、動作プログラム全体
のＲＡＭへの書き込みが終了するまではＲＯＭの読み出
しを許可するとともにＲＡＭの読み出しを禁止し、ま
た、動作プログラム全体のＲＡＭへの書き込みが終了し
てからはＲＯＭの読み出しを禁止するとともにＲＡＭの
読み出しを許可する手段と、を備える情報処理装置であ
って、前記ＣＰＵは、動作プログラム全体のＲＡＭへの
書き込みが終了するまでにＣＰＵに割り込み命令が入力
されたならばＲＯＭの割り込みポインタに記載されたア
ドレスに基づいてＲＯＭから割り込みプログラムを読み
出し、また、動作プログラム全体のＲＡＭへの書き込み
が終了してからＣＰＵに割り込み命令が入力されたなら
ばＲＡＭの割り込みポインタに記載されたアドレスに基
づいてＲＡＭから割り込みプログラムを読み出すことを
特徴とする。
に、第１の発明は、ＣＰＵを動作させるための所定数の
プログラムデータを組み合わせたものであって、割り込
みプログラムを含む動作プログラムが予め書き込まれて
いるＲＯＭと、前記ＲＯＭと同一アドレスが割付けられ
た動作プログラム書き込み用のＲＡＭと、立ち上がり後
に、前記ＲＯＭのあるアドレスのプログラムデータを読
み出してＲＡＭの同一アドレスにこのプログラムデータ
を書き込む作業を複数回繰り返し行って動作プログラム
全体をＲＡＭへ書き込むＣＰＵと、動作プログラム全体
のＲＡＭへの書き込みが終了するまではＲＯＭの読み出
しを許可するとともにＲＡＭの読み出しを禁止し、ま
た、動作プログラム全体のＲＡＭへの書き込みが終了し
てからはＲＯＭの読み出しを禁止するとともにＲＡＭの
読み出しを許可する手段と、を備える情報処理装置であ
って、前記ＣＰＵは、動作プログラム全体のＲＡＭへの
書き込みが終了するまでにＣＰＵに割り込み命令が入力
されたならばＲＯＭの割り込みポインタに記載されたア
ドレスに基づいてＲＯＭから割り込みプログラムを読み
出し、また、動作プログラム全体のＲＡＭへの書き込み
が終了してからＣＰＵに割り込み命令が入力されたなら
ばＲＡＭの割り込みポインタに記載されたアドレスに基
づいてＲＡＭから割り込みプログラムを読み出すことを
特徴とする。
【０００７】第２の発明は、第１の発明において、前記
ＣＰＵは、前記ＲＯＭのあるアドレスのプログラムデー
タを読み出すための読み出し信号の出力と同一タイミン
グでＲＡＭの同一アドレスにこのプログラムデータを書
き込むための書き込み信号を出力する手段を備えたこと
を特徴とする。
ＣＰＵは、前記ＲＯＭのあるアドレスのプログラムデー
タを読み出すための読み出し信号の出力と同一タイミン
グでＲＡＭの同一アドレスにこのプログラムデータを書
き込むための書き込み信号を出力する手段を備えたこと
を特徴とする。
【０００８】
【作用】第１の発明においては、ＣＰＵの動作プログラ
ムが予め書き込まれているＲＯＭと同一のアドレスが動
作プログラム書き込み用のＲＡＭに割付けられる。この
互いに同一アドレスであるＲＯＭからＲＡＭへの動作プ
ログラムの転送が完了したら転送完了信号が出力され
る。転送完了信号に基づき、動作プログラムの転送前お
よび転送中は転送先のＲＡＭからの読み出しが禁止され
るとともに、動作プログラムの転送完了後は転送元のＲ
ＯＭからの読み出しが禁止される。それにより、ＲＯＭ
とＲＡＭは割込ポインタの内容が同じくなり、動作プロ
グラムの転送前および転送中はＲＯＭから、転送後はＲ
ＡＭから動作プログラムを読み出すことによりともに同
一の内容の割込ポインタに基づき割込が実行される。
ムが予め書き込まれているＲＯＭと同一のアドレスが動
作プログラム書き込み用のＲＡＭに割付けられる。この
互いに同一アドレスであるＲＯＭからＲＡＭへの動作プ
ログラムの転送が完了したら転送完了信号が出力され
る。転送完了信号に基づき、動作プログラムの転送前お
よび転送中は転送先のＲＡＭからの読み出しが禁止され
るとともに、動作プログラムの転送完了後は転送元のＲ
ＯＭからの読み出しが禁止される。それにより、ＲＯＭ
とＲＡＭは割込ポインタの内容が同じくなり、動作プロ
グラムの転送前および転送中はＲＯＭから、転送後はＲ
ＡＭから動作プログラムを読み出すことによりともに同
一の内容の割込ポインタに基づき割込が実行される。
【０００９】第２の発明においては、動作プログラムの
転送中にＲＯＭの読み出し動作と同一タイミングでＲＡ
Ｍへのライト信号が出力されることにより、同一サイク
ルでＲＯＭの読み出しとＲＡＭへの書き込みが行われて
動作プログラムの転送時間が半減される。
転送中にＲＯＭの読み出し動作と同一タイミングでＲＡ
Ｍへのライト信号が出力されることにより、同一サイク
ルでＲＯＭの読み出しとＲＡＭへの書き込みが行われて
動作プログラムの転送時間が半減される。
【００１０】
【実施例】以下、図に沿って本発明の実施例を説明す
る。図１は第１の発明に係る第１の実施例の構成を示す
説明図である。図において、ＣＰＵ１はそれぞれデータ
バス４、アドレスバス５を介して、ＲＯＭ２、ＲＡＭ３
に接続されている。ＲＯＭ２とＲＡＭ３は少なくとも動
作プログラムの書き込みエリアについては互いに同一の
アドレスが割付けられている。また、アドレスバス５に
はデコーダ回路６が接続されており、デコーダ回路６は
アドレス信号をチップセレクト信号ａに変換してＲＯＭ
２、ＲＡＭ３のＣＳ端子へ入力するとともに、アドレス
信号をレジスタセレクト信号ｂに変換してレジスタ回路
７へ送る。
る。図１は第１の発明に係る第１の実施例の構成を示す
説明図である。図において、ＣＰＵ１はそれぞれデータ
バス４、アドレスバス５を介して、ＲＯＭ２、ＲＡＭ３
に接続されている。ＲＯＭ２とＲＡＭ３は少なくとも動
作プログラムの書き込みエリアについては互いに同一の
アドレスが割付けられている。また、アドレスバス５に
はデコーダ回路６が接続されており、デコーダ回路６は
アドレス信号をチップセレクト信号ａに変換してＲＯＭ
２、ＲＡＭ３のＣＳ端子へ入力するとともに、アドレス
信号をレジスタセレクト信号ｂに変換してレジスタ回路
７へ送る。
【００１１】データバス４にはレジスタ回路７が接続さ
れており、レジスタ回路７はレジスタセレクト信号ｂお
よびデータバス信号から、転送完了時にＬレベルに反転
するプログラム転送完了信号ｃを生成してＡＮＤ回路
８、インバータ回路９へ入力する。ＡＮＤ回路８にはＣ
ＰＵ１からのＲＥＡＤ信号ｄも入力され、プログラム転
送完了信号ｃとの論理積がＲＥＡＤ信号ｅとしてＲＯＭ
２のＲＥＡＤ端子へ送られる。
れており、レジスタ回路７はレジスタセレクト信号ｂお
よびデータバス信号から、転送完了時にＬレベルに反転
するプログラム転送完了信号ｃを生成してＡＮＤ回路
８、インバータ回路９へ入力する。ＡＮＤ回路８にはＣ
ＰＵ１からのＲＥＡＤ信号ｄも入力され、プログラム転
送完了信号ｃとの論理積がＲＥＡＤ信号ｅとしてＲＯＭ
２のＲＥＡＤ端子へ送られる。
【００１２】インバータ回路９へ入力されたプログラム
転送完了信号ｃは、反転されてＡＮＤ回路１０へ入力さ
れる。ＡＮＤ回路１０にはＣＰＵ１からのＲＥＡＤ信号
ｄも入力され、両信号の論理積がＲＥＡＤ信号ｆとして
ＲＡＭ３のＲＥＡＤ端子へ送られる。さらに、ＣＰＵ１
へは割込信号ｇが入力されるとともに、ＣＰＵ１からＲ
ＡＭ３へは直接ＷＲＩＴＥ信号ｈが送られる。
転送完了信号ｃは、反転されてＡＮＤ回路１０へ入力さ
れる。ＡＮＤ回路１０にはＣＰＵ１からのＲＥＡＤ信号
ｄも入力され、両信号の論理積がＲＥＡＤ信号ｆとして
ＲＡＭ３のＲＥＡＤ端子へ送られる。さらに、ＣＰＵ１
へは割込信号ｇが入力されるとともに、ＣＰＵ１からＲ
ＡＭ３へは直接ＷＲＩＴＥ信号ｈが送られる。
【００１３】次に、この実施例の動作を系統的に説明す
る。最初に電源が入力されると、プログラム転送完了信
号ｃがＨレベルとなっているので、ＣＰＵ１がプログラ
ムを読み込むためにＲＥＡＤ信号ｄを出力すると、ＡＮ
Ｄ回路８からＲＯＭ２へＲＥＡＤ信号ｅが出力される
が、ＲＡＭ３のＲＥＡＤ端子には信号が出力されない。
このとき、ＲＯＭ２とＲＡＭ３は同一アドレスが割付け
られているため、デコーダ回路６からチップセレクト信
号ａがＲＯＭ２とＲＡＭ３の両方へ送られる。その結
果、ＲＯＭ２からデータバス４を介してプログラムデー
タがＣＰＵ１に読み込まれる。
る。最初に電源が入力されると、プログラム転送完了信
号ｃがＨレベルとなっているので、ＣＰＵ１がプログラ
ムを読み込むためにＲＥＡＤ信号ｄを出力すると、ＡＮ
Ｄ回路８からＲＯＭ２へＲＥＡＤ信号ｅが出力される
が、ＲＡＭ３のＲＥＡＤ端子には信号が出力されない。
このとき、ＲＯＭ２とＲＡＭ３は同一アドレスが割付け
られているため、デコーダ回路６からチップセレクト信
号ａがＲＯＭ２とＲＡＭ３の両方へ送られる。その結
果、ＲＯＭ２からデータバス４を介してプログラムデー
タがＣＰＵ１に読み込まれる。
【００１４】プログラムが読み込まれると、次のタイミ
ングでＣＰＵ１からＷＲＩＴＥ信号ｈがＲＡＭ３へ送ら
れるとともに、デコーダ回路６からチップセレクト信号
ａがＲＯＭ２およびＲＡＭ３の両方へ送られる。それに
より、先にＣＰＵ１に読み込まれているプログラムデー
タがデータバス４を介してＲＡＭ３へ送られ書き込まれ
る。このようにして、ＲＯＭ２からプログラムデータを
読み取り、同一アドレスのＲＡＭ３へ書き込むことを繰
り返すことによりプログラム転送が行われる。これらの
データ転送は図２のタイミングチャートのように行われ
る。
ングでＣＰＵ１からＷＲＩＴＥ信号ｈがＲＡＭ３へ送ら
れるとともに、デコーダ回路６からチップセレクト信号
ａがＲＯＭ２およびＲＡＭ３の両方へ送られる。それに
より、先にＣＰＵ１に読み込まれているプログラムデー
タがデータバス４を介してＲＡＭ３へ送られ書き込まれ
る。このようにして、ＲＯＭ２からプログラムデータを
読み取り、同一アドレスのＲＡＭ３へ書き込むことを繰
り返すことによりプログラム転送が行われる。これらの
データ転送は図２のタイミングチャートのように行われ
る。
【００１５】プログラムの転送が完了すると、レジスタ
回路７によりプログラム転送完了信号ｃが図３に示すよ
うにＬレベルに反転する。そのため、以後、ＣＰＵ１か
らＲＥＡＤ信号ｄが出力されてもＲＡＭ３のみにＲＥＡ
Ｄ信号ｆが入力されるとともに、ＣＰＵ１の処理はプロ
グラム転送からプログラムの運用に切り換わる。すなわ
ち、ＣＰＵ１とＲＡＭ３との間では、図４のタイミング
チャートに示すように、ＣＰＵ１からＲＥＡＤ信号ｄが
出力されると、ＲＡＭ３にＲＥＡＤ信号ｆとして入力さ
れる。それにより、データがＲＡＭ３からデータバス４
を介してＣＰＵ１へ送られる。
回路７によりプログラム転送完了信号ｃが図３に示すよ
うにＬレベルに反転する。そのため、以後、ＣＰＵ１か
らＲＥＡＤ信号ｄが出力されてもＲＡＭ３のみにＲＥＡ
Ｄ信号ｆが入力されるとともに、ＣＰＵ１の処理はプロ
グラム転送からプログラムの運用に切り換わる。すなわ
ち、ＣＰＵ１とＲＡＭ３との間では、図４のタイミング
チャートに示すように、ＣＰＵ１からＲＥＡＤ信号ｄが
出力されると、ＲＡＭ３にＲＥＡＤ信号ｆとして入力さ
れる。それにより、データがＲＡＭ３からデータバス４
を介してＣＰＵ１へ送られる。
【００１６】また、データの書き込みも同様にしてＲＡ
Ｍ３に対して行われる。つまり、立上がり以後は、ＣＰ
Ｕ１はＲＡＭ３のみをアクセスすることになる。ここで
割込の発生した場合を考えてみると、ＲＯＭ２とＲＡＭ
３のアドレスはＣＰＵ１からみて同一であるため、ＲＯ
Ｍ２上の割込プログラムの格納アドレスと、ＲＡＭ３に
転送した後の割込プログラムの格納アドレスは同じであ
る。それにより、割込ポインタの内容もＲＯＭ２、ＲＡ
Ｍ３とも同一となる。また、プログラムのＲＥＡＤ先も
プログラム転送完了信号ｃにより決められる。
Ｍ３に対して行われる。つまり、立上がり以後は、ＣＰ
Ｕ１はＲＡＭ３のみをアクセスすることになる。ここで
割込の発生した場合を考えてみると、ＲＯＭ２とＲＡＭ
３のアドレスはＣＰＵ１からみて同一であるため、ＲＯ
Ｍ２上の割込プログラムの格納アドレスと、ＲＡＭ３に
転送した後の割込プログラムの格納アドレスは同じであ
る。それにより、割込ポインタの内容もＲＯＭ２、ＲＡ
Ｍ３とも同一となる。また、プログラムのＲＥＡＤ先も
プログラム転送完了信号ｃにより決められる。
【００１７】その結果、立上がり時にプログラムをＲＯ
Ｍ２からＲＡＭ３へ転送する以前または転送中に割込信
号ｇがＣＰＵ１に入力された場合は、ＣＰＵ１はＲＯＭ
２上の割込ポインタを読み込んで、ＲＯＭ２上の割込プ
ログラムにより割込を実行する。図５はそのときの各信
号の変化を示すタイミングチャートである。また、立上
がり時にプログラムをＲＯＭ２からＲＡＭ３へ転送した
後に割込信号ｇが入力された場合は、ＣＰＵ１はＲＡＭ
３上の割込ポインタを読み込んで、ＲＡＭ３上の割込プ
ログラムにより割込を実行する。図６はそのときの各信
号の変化を示すタイミングチャートである。
Ｍ２からＲＡＭ３へ転送する以前または転送中に割込信
号ｇがＣＰＵ１に入力された場合は、ＣＰＵ１はＲＯＭ
２上の割込ポインタを読み込んで、ＲＯＭ２上の割込プ
ログラムにより割込を実行する。図５はそのときの各信
号の変化を示すタイミングチャートである。また、立上
がり時にプログラムをＲＯＭ２からＲＡＭ３へ転送した
後に割込信号ｇが入力された場合は、ＣＰＵ１はＲＡＭ
３上の割込ポインタを読み込んで、ＲＡＭ３上の割込プ
ログラムにより割込を実行する。図６はそのときの各信
号の変化を示すタイミングチャートである。
【００１８】このようにして、第１の実施例では、ＲＯ
Ｍ２とＲＡＭ３のアドレスは少なくともＣＰＵ動作プロ
グラムの書き込みエリアについて互いに同一のアドレス
を割付けておき、割込が発生した場合、プログラム転送
完了信号ｃの値によりＣＰＵ１の立上がり時はＲＯＭ２
から割込プログラムを読み出し、通常動作時はＲＡＭ３
から割込プログラムを読み出してそれぞれ割込を実行す
る。それにより、従来は割込が禁止されていた立上がり
時についても割込が実行されることになり、立上がり時
に発生する異常についてもその内容の解析および表示が
可能となり装置の信頼性が向上するとともに使い勝手が
向上する。
Ｍ２とＲＡＭ３のアドレスは少なくともＣＰＵ動作プロ
グラムの書き込みエリアについて互いに同一のアドレス
を割付けておき、割込が発生した場合、プログラム転送
完了信号ｃの値によりＣＰＵ１の立上がり時はＲＯＭ２
から割込プログラムを読み出し、通常動作時はＲＡＭ３
から割込プログラムを読み出してそれぞれ割込を実行す
る。それにより、従来は割込が禁止されていた立上がり
時についても割込が実行されることになり、立上がり時
に発生する異常についてもその内容の解析および表示が
可能となり装置の信頼性が向上するとともに使い勝手が
向上する。
【００１９】次に第２の発明に係る第２の実施例につい
て説明する。第１の実施例では、立上がり時のプログラ
ム転送時における割込を可能にしたものの、図２に示す
ようにＲＯＭ２からＲＡＭ３へのプログラム転送が、Ｒ
ＯＭ２からＣＰＵ１への読み出し、それからＣＰＵ１か
らＲＡＭ３へ書き込むという２段階の処理が必要であ
る。そこで第２の実施例ではプログラム転送を１段階の
処理で可能にしたものである。
て説明する。第１の実施例では、立上がり時のプログラ
ム転送時における割込を可能にしたものの、図２に示す
ようにＲＯＭ２からＲＡＭ３へのプログラム転送が、Ｒ
ＯＭ２からＣＰＵ１への読み出し、それからＣＰＵ１か
らＲＡＭ３へ書き込むという２段階の処理が必要であ
る。そこで第２の実施例ではプログラム転送を１段階の
処理で可能にしたものである。
【００２０】図７は第２の実施例の構成を示す説明図で
ある。全体の構成は、図１に示した第１の実施例と共通
であるので、共通部分は同一の符号を付して説明を省略
し、異なる部分のみを説明する。図に示すようにＣＰＵ
１からＲＡＭ３へ送るＷＲＩＴＥ信号ｈの信号線の途中
にＯＲ回路１１を接続しＡＮＤ回路８から出力されるＲ
ＥＡＤ信号ｅをＯＲ回路１１に入力し、ＷＲＩＴＥ信号
ｈとＲＥＡＤ信号ｅの論理和をＷＲＩＴＥ信号ｊとして
ＲＡＭ３へ入力する。
ある。全体の構成は、図１に示した第１の実施例と共通
であるので、共通部分は同一の符号を付して説明を省略
し、異なる部分のみを説明する。図に示すようにＣＰＵ
１からＲＡＭ３へ送るＷＲＩＴＥ信号ｈの信号線の途中
にＯＲ回路１１を接続しＡＮＤ回路８から出力されるＲ
ＥＡＤ信号ｅをＯＲ回路１１に入力し、ＷＲＩＴＥ信号
ｈとＲＥＡＤ信号ｅの論理和をＷＲＩＴＥ信号ｊとして
ＲＡＭ３へ入力する。
【００２１】すなわち、プログラム転送完了信号ｃがＨ
レベルであるプログラム転送時に、ＣＰＵ１がＲＯＭ２
を読み出すためのＲＥＡＤ信号ｄを出力すると、ＲＥＡ
Ｄ信号ｄはＡＮＤ回路８を経てＲＥＡＤ信号ｅとして、
ＲＯＭ２へ送られるとともにＯＲ回路１１でＷＲＩＴＥ
信号ｊとなってＲＡＭ３へ入力される。その結果、ＲＯ
Ｍ２からデータバス４上に読み出されたプログラムデー
タはそのままＲＡＭ３へ送られて書き込まれる。
レベルであるプログラム転送時に、ＣＰＵ１がＲＯＭ２
を読み出すためのＲＥＡＤ信号ｄを出力すると、ＲＥＡ
Ｄ信号ｄはＡＮＤ回路８を経てＲＥＡＤ信号ｅとして、
ＲＯＭ２へ送られるとともにＯＲ回路１１でＷＲＩＴＥ
信号ｊとなってＲＡＭ３へ入力される。その結果、ＲＯ
Ｍ２からデータバス４上に読み出されたプログラムデー
タはそのままＲＡＭ３へ送られて書き込まれる。
【００２２】図８はそのときの各信号の変化を示すタイ
ミングチャートであり、１回の処理で読み出しと書き込
みが行われるため第１の実施例の場合よりも転送時間が
半分になり、情報処理装置の立上がり時間をその分短縮
することができる。なお、図１および図７におけるＲＥ
ＡＤ信号またはＷＲＩＴＥ信号を生成する回路部は、図
示したものに限定されるものではなく、他の構成にする
ことも可能である。
ミングチャートであり、１回の処理で読み出しと書き込
みが行われるため第１の実施例の場合よりも転送時間が
半分になり、情報処理装置の立上がり時間をその分短縮
することができる。なお、図１および図７におけるＲＥ
ＡＤ信号またはＷＲＩＴＥ信号を生成する回路部は、図
示したものに限定されるものではなく、他の構成にする
ことも可能である。
【００２３】
【発明の効果】以上述べたように第１の発明によれば、
動作プログラムが書き込まれるＲＡＭをＲＯＭと同一ア
ドレスにしたことにより、動作プログラムの転送中また
は前であっても、ＲＯＭを読み出して割込が実行され
る。それにより、信頼性にすぐれるとともに、立上がり
時に発生した障害についても解析が可能になり使い勝手
が向上する。
動作プログラムが書き込まれるＲＡＭをＲＯＭと同一ア
ドレスにしたことにより、動作プログラムの転送中また
は前であっても、ＲＯＭを読み出して割込が実行され
る。それにより、信頼性にすぐれるとともに、立上がり
時に発生した障害についても解析が可能になり使い勝手
が向上する。
【００２４】第２の発明によれば、同一サイクル内でＲ
ＯＭの読み出しとＲＡＭへの書き込みが行われて動作プ
ログラムの転送速度が二倍になり、その分立上がり時間
が短縮される。
ＯＭの読み出しとＲＡＭへの書き込みが行われて動作プ
ログラムの転送速度が二倍になり、その分立上がり時間
が短縮される。
【図１】第１の発明に係る第１の実施例の構成を示す説
明図である。
明図である。
【図２】第１の実施例の動作を示すタイミングチャート
である。
である。
【図３】第１の実施例の動作を示すタイミングチャート
である。
である。
【図４】第１の実施例の動作を示すタイミングチャート
である。
である。
【図５】第１の実施例の動作を示すタイミングチャート
である。
である。
【図６】第１の実施例の動作を示すタイミングチャート
である。
である。
【図７】第２の発明に係る第２の実施例の構成を示す説
明図である。
明図である。
【図８】第２の実施例の動作を示すタイミングチャート
である。
である。
【図９】従来例を示す説明図である。
【図１０】従来例を示す説明図である。
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ データバス ５ アドレスバス ６ デコーダ回路 ７ レジスタ回路 ８ ＡＮＤ回路 ９ インバータ回路 １０ ＡＮＤ回路 １１ ＯＲ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 英樹 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 早川 芳幸 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (56)参考文献 特開 昭53−40241（ＪＰ，Ａ) 特開 昭62−284447（ＪＰ，Ａ) 特開 平４−279948（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/445,11/16,12/06
Claims (2)
- 【請求項１】ＣＰＵを動作させるための所定数のプログ
ラムデータを組み合わせたものであって、割り込みプロ
グラムを含む動作プログラムが予め書き込まれているＲ
ＯＭと、 前記ＲＯＭと同一アドレスが割付けられた動作プログラ
ム書き込み用のＲＡＭと、 立ち上がり後に、前記ＲＯＭのあるアドレスのプログラ
ムデータを読み出してＲＡＭの同一アドレスにこのプロ
グラムデータを書き込む作業を複数回繰り返し行って動
作プログラム全体をＲＡＭへ書き込むＣＰＵと、 動作プログラム全体のＲＡＭへの書き込みが終了するま
ではＲＯＭの読み出しを許可するとともにＲＡＭの読み
出しを禁止し、また、動作プログラム全体のＲＡＭへの
書き込みが終了してからはＲＯＭの読み出しを禁止する
とともにＲＡＭの読み出しを許可する手段と、 を備える情報処理装置であって、前記ＣＰＵは、 動作プログラム全体のＲＡＭへの書き込みが終了するま
でにＣＰＵに割り込み命令が入力されたならばＲＯＭの
割り込みポインタに記載されたアドレスに基づいてＲＯ
Ｍから割り込みプログラムを読み出し、また、動作プロ
グラム全体のＲＡＭへの書き込みが終了してからＣＰＵ
に割り込み命令が入力されたならばＲＡＭの割り込みポ
インタに記載されたアドレスに基づいてＲＡＭから割り
込みプログラムを読み出す、 ことを特徴とする情報処理装置。 - 【請求項２】請求項１記載の情報処理装置において、 前記ＣＰＵは、 前記ＲＯＭのあるアドレスのプログラムデータを読み出
すための読み出し信号の出力と同一タイミングでＲＡＭ
の同一アドレスにこのプログラムデータを書き込むため
の書き込み信号を出力する手段を、 備えることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15421393A JP3344432B2 (ja) | 1993-06-01 | 1993-06-01 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15421393A JP3344432B2 (ja) | 1993-06-01 | 1993-06-01 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06348478A JPH06348478A (ja) | 1994-12-22 |
| JP3344432B2 true JP3344432B2 (ja) | 2002-11-11 |
Family
ID=15579320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15421393A Expired - Fee Related JP3344432B2 (ja) | 1993-06-01 | 1993-06-01 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3344432B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10017934A1 (de) * | 2000-04-11 | 2001-08-09 | Fujitsu Siemens Computers Gmbh | Schaltungsanordnung mit einem Prozessor und einem System-Bus-Interface |
-
1993
- 1993-06-01 JP JP15421393A patent/JP3344432B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06348478A (ja) | 1994-12-22 |
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