JPH043596B2 - - Google Patents
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- JPH043596B2 JPH043596B2 JP58053596A JP5359683A JPH043596B2 JP H043596 B2 JPH043596 B2 JP H043596B2 JP 58053596 A JP58053596 A JP 58053596A JP 5359683 A JP5359683 A JP 5359683A JP H043596 B2 JPH043596 B2 JP H043596B2
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- potential
- power supply
- transistor
- supply potential
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体記憶装置に関し、特に、１トラ
ンジスタ１キヤパシタ形メモリセルを有するMIS
ダイナミツクランダムアクセスメモリ（RAM）
に関する。
ンジスタ１キヤパシタ形メモリセルを有するMIS
ダイナミツクランダムアクセスメモリ（RAM）
に関する。
技術の背景
主に、MISダイナミツクRAMにおいては、集
積度の点で有利な１トランジスタ１キヤパシタ形
メモリセルが用いられている。このメモリセル
は、ビツト線に接続されたソース（もしくはドレ
イン）とワード線に接続されたゲートとを有する
トランジスタ、このトランジスタのドレイン（も
しくはソース）と所定電位に保持される電極とに
より構成されるキヤパシタを具備する。この場
合、キヤパシタにおいては、トランジスタのドレ
インとして作用する半導体基板内の不純物拡散層
を一電極とし、上述の所定電位を保持する電極を
その対向電極とすれば、これら２つの電極間には
薄い絶縁膜たとえば酸化膜（SiO2）が形成され
ている。そして、情報“１”もしくは“０”はこ
のキヤパシタに電荷が蓄積されているか否かによ
つて表わされる。
積度の点で有利な１トランジスタ１キヤパシタ形
メモリセルが用いられている。このメモリセル
は、ビツト線に接続されたソース（もしくはドレ
イン）とワード線に接続されたゲートとを有する
トランジスタ、このトランジスタのドレイン（も
しくはソース）と所定電位に保持される電極とに
より構成されるキヤパシタを具備する。この場
合、キヤパシタにおいては、トランジスタのドレ
インとして作用する半導体基板内の不純物拡散層
を一電極とし、上述の所定電位を保持する電極を
その対向電極とすれば、これら２つの電極間には
薄い絶縁膜たとえば酸化膜（SiO2）が形成され
ている。そして、情報“１”もしくは“０”はこ
のキヤパシタに電荷が蓄積されているか否かによ
つて表わされる。
上述のメモリセルのキヤパシタの対向電極に
は、通常、電源電位VccもしくはVssが印加される
が、最近、（Vcc−Vss）／２の電位を対向電極に
印加し、その分、キヤパシタの絶縁膜に耐圧に余
裕が生じるので、絶縁膜をさらに薄くしている。
従つて、絶縁膜を薄くしてキヤパシタの容量を増
加せしめると、たとえば、絶縁膜の厚さを1/2に
してキヤパシタの容量を２倍にすれば、半導体装
置の高集積化が可能となる。つまり、デバイス面
積の微細化に伴うセル容量の減少という問題に対
する有効な手段を提供することになる。
は、通常、電源電位VccもしくはVssが印加される
が、最近、（Vcc−Vss）／２の電位を対向電極に
印加し、その分、キヤパシタの絶縁膜に耐圧に余
裕が生じるので、絶縁膜をさらに薄くしている。
従つて、絶縁膜を薄くしてキヤパシタの容量を増
加せしめると、たとえば、絶縁膜の厚さを1/2に
してキヤパシタの容量を２倍にすれば、半導体装
置の高集積化が可能となる。つまり、デバイス面
積の微細化に伴うセル容量の減少という問題に対
する有効な手段を提供することになる。
従来技術と問題点
従来の電位Vcc／２（Vss＝０）をキヤパシタの
対向電極に印加するダイナミツクRAMにおいて
は、上述の電位Vcc／２を発生する手段としてVcc
を分割する分圧回路を用いている。そして、電圧
分割回路の抵抗値はスタンバイ電流を小さく抑え
るために相当大きく、たとえば数10〜数100kΩに
設定している。従つて、電源投入時には、メモリ
セルのキヤパシタの対向電極の電位はVccに比較
して相当遅く立上ることになる。
対向電極に印加するダイナミツクRAMにおいて
は、上述の電位Vcc／２を発生する手段としてVcc
を分割する分圧回路を用いている。そして、電圧
分割回路の抵抗値はスタンバイ電流を小さく抑え
るために相当大きく、たとえば数10〜数100kΩに
設定している。従つて、電源投入時には、メモリ
セルのキヤパシタの対向電極の電位はVccに比較
して相当遅く立上ることになる。
他方、ビツト線電位をプリチヤージするプリチ
ヤージング回路はビツト線電位をVccにし、アク
テイブリストア回路は高い方のビツト線電位を
Vccまで引上げるのであるが、電源投入後、Vccが
所定値たとえば5Vに立上ると、プリチヤージン
グ回路はビツト線電位をVccまでプリチヤージし、
しかもアクテイブリストア回路も高い方のビツト
線電位をVccまで引上げることが可能である。
ヤージング回路はビツト線電位をVccにし、アク
テイブリストア回路は高い方のビツト線電位を
Vccまで引上げるのであるが、電源投入後、Vccが
所定値たとえば5Vに立上ると、プリチヤージン
グ回路はビツト線電位をVccまでプリチヤージし、
しかもアクテイブリストア回路も高い方のビツト
線電位をVccまで引上げることが可能である。
従つて、電源投入時には、キヤパシタの対向電
極の電位が未だVccに比較して低いレベルにある
にもかかわらず、キヤパシタのトランジスタ側電
極の電位はVccになることがある。この結果、キ
ヤパシタの絶縁膜にはほぼVccの電圧が印加され
ることになる。しかしながら、この場合、キヤパ
シタの絶縁膜の最大耐圧はVcc／２を目標に設計
されているので、絶縁膜には最大耐圧を超える電
圧が印加されることになり、この結果、絶縁膜が
破壊する恐れがあるという問題点がある。
極の電位が未だVccに比較して低いレベルにある
にもかかわらず、キヤパシタのトランジスタ側電
極の電位はVccになることがある。この結果、キ
ヤパシタの絶縁膜にはほぼVccの電圧が印加され
ることになる。しかしながら、この場合、キヤパ
シタの絶縁膜の最大耐圧はVcc／２を目標に設計
されているので、絶縁膜には最大耐圧を超える電
圧が印加されることになり、この結果、絶縁膜が
破壊する恐れがあるという問題点がある。
発明の目的
本発明の目的は、上述の従来形における問題点
に鑑み、対向電極の電位を決定する分圧回路の出
力を電源電位Vccの立上り時に迅速に追随させる
手段を設けることにより、たとえ電源投入時にあ
つてもメモリセルのキヤパシタに印加される電圧
が設計上の印加電圧を大きく越えるのを抑止し
て、キヤパシタの破壊を防止することにある。
に鑑み、対向電極の電位を決定する分圧回路の出
力を電源電位Vccの立上り時に迅速に追随させる
手段を設けることにより、たとえ電源投入時にあ
つてもメモリセルのキヤパシタに印加される電圧
が設計上の印加電圧を大きく越えるのを抑止し
て、キヤパシタの破壊を防止することにある。
発明の構成
上述の目的を達成するために本発明によれば、
第１、第２の電源電位供給手段、複数のワード
線、複数のビツト線、該ビツト線と前記ワード線
との交差点に設けられた１トランジスタ１キヤパ
シタ形メモリセル、前記第１、第２の電源電位供
給手段の供給電位差を抵抗分割した電位を出力し
て前記メモリセルの対向電極に印加する第１の抵
抗分圧手段、前記第１の電源電位の立上り時に前
記第１の抵抗分圧手段の出力電位の立上りを一時
的に補助するを具備することを特徴とする半導体
記憶装置が提供される。
第１、第２の電源電位供給手段、複数のワード
線、複数のビツト線、該ビツト線と前記ワード線
との交差点に設けられた１トランジスタ１キヤパ
シタ形メモリセル、前記第１、第２の電源電位供
給手段の供給電位差を抵抗分割した電位を出力し
て前記メモリセルの対向電極に印加する第１の抵
抗分圧手段、前記第１の電源電位の立上り時に前
記第１の抵抗分圧手段の出力電位の立上りを一時
的に補助するを具備することを特徴とする半導体
記憶装置が提供される。
発明の実施例
以下、図面を参照して本発明を従来形と比較し
て説明する。
て説明する。
第１図は従来の半導体記憶装置を示す回路図で
ある。第１図において、メモリセルMC1はワー
ド線WL1とビツオ線BLとの交差点に設けられ、
メモリセルC2はワード線WL2とビツト線との
交差点に設けられている。メモリセルMC1，
MC2はトランジスタQ1，Q2およびキヤパシタC1，
C2を有する１トランジスタ１キヤパシタ形であ
る。メモリセルMC1，MC2のキヤパシタC1，C2
のトランジスタ側のノードN1，N2は半導体基板
内の不純物拡散層により形成され、他方、絶縁膜
を挾んで形成される対向電極は電源電圧Vccの1/2
の電位に保持されている。すなわち、抵抗R1，
R2（R1＝R2）により構成される分圧回路VDの電
力電位OPが上記対向電極に印加されている。こ
れにより、キヤパシタC1，C2の絶縁膜を導くし
てその容量を大きくできる。また、電源電圧Vcc
による電流消費を抑えるために、抵抗R1，R2の
値は数10〜数100kΩに設定される。なお、他のワ
ード線、他のビツト線対も存在するが図示省略し
てある。また、すべてのビツト線は本来のメモリ
セル以外に各１つのダミーセルに接続され、これ
らのダミーセルはビツト線BL群、ビツト線群
毎に設けられたダミーワード線に接続されている
が、ダミーセルおよびダミーワード線も図示省略
されている。
ある。第１図において、メモリセルMC1はワー
ド線WL1とビツオ線BLとの交差点に設けられ、
メモリセルC2はワード線WL2とビツト線との
交差点に設けられている。メモリセルMC1，
MC2はトランジスタQ1，Q2およびキヤパシタC1，
C2を有する１トランジスタ１キヤパシタ形であ
る。メモリセルMC1，MC2のキヤパシタC1，C2
のトランジスタ側のノードN1，N2は半導体基板
内の不純物拡散層により形成され、他方、絶縁膜
を挾んで形成される対向電極は電源電圧Vccの1/2
の電位に保持されている。すなわち、抵抗R1，
R2（R1＝R2）により構成される分圧回路VDの電
力電位OPが上記対向電極に印加されている。こ
れにより、キヤパシタC1，C2の絶縁膜を導くし
てその容量を大きくできる。また、電源電圧Vcc
による電流消費を抑えるために、抵抗R1，R2の
値は数10〜数100kΩに設定される。なお、他のワ
ード線、他のビツト線対も存在するが図示省略し
てある。また、すべてのビツト線は本来のメモリ
セル以外に各１つのダミーセルに接続され、これ
らのダミーセルはビツト線BL群、ビツト線群
毎に設けられたダミーワード線に接続されている
が、ダミーセルおよびダミーワード線も図示省略
されている。
ビツト線BL，の対は、プリチヤージング回
路PRC、アクテイブリストア回路ARE、および
センスアンプ回路SAに接続されている。ここで、
プリチヤージング回路PRCおよびアクテイブリ
ストア回路AREは電源（電圧Vcc）に接続されて
いる。
路PRC、アクテイブリストア回路ARE、および
センスアンプ回路SAに接続されている。ここで、
プリチヤージング回路PRCおよびアクテイブリ
ストア回路AREは電源（電圧Vcc）に接続されて
いる。
プリチヤージング回路PRCはトランジスタQ3，
Q4により構成され、スタンバイモードにおいて、
クロツク信号BPがハイになると（BP＞Vcc＋
Vth：ただしVthはエンハンスメント形トランジス
タのしきい値電圧）、トランジスタQ3，Q4は共に
オンとなり、従つて、ビツト線BL，は共に
Vccにプリチヤージされる。
Q4により構成され、スタンバイモードにおいて、
クロツク信号BPがハイになると（BP＞Vcc＋
Vth：ただしVthはエンハンスメント形トランジス
タのしきい値電圧）、トランジスタQ3，Q4は共に
オンとなり、従つて、ビツト線BL，は共に
Vccにプリチヤージされる。
また、アクテイブリストア回路AREはトラン
ジスタQ5〜Q8、キヤパシタC3，C4により構成さ
れ、リストアモードにおいてクロツク信号ARが
ハイになると（AR＞Vcc＋Vth）、キヤパシタC3，
C4の電位が押上がる。このとき、ビツト線BL，
BLの電位のいずれか一方がVcc−Vth以上であれ
ばトランジスタQ5もしくはQ8がカツトオフし、
従つて、ノードN3もしくはN4の電位がVcc＋Vth
以上となる。つまり、ブートストラツプ効果によ
りビツト線BLもしくはのいずれか一方がVcc
に戻ることになる。
ジスタQ5〜Q8、キヤパシタC3，C4により構成さ
れ、リストアモードにおいてクロツク信号ARが
ハイになると（AR＞Vcc＋Vth）、キヤパシタC3，
C4の電位が押上がる。このとき、ビツト線BL，
BLの電位のいずれか一方がVcc−Vth以上であれ
ばトランジスタQ5もしくはQ8がカツトオフし、
従つて、ノードN3もしくはN4の電位がVcc＋Vth
以上となる。つまり、ブートストラツプ効果によ
りビツト線BLもしくはのいずれか一方がVcc
に戻ることになる。
センスアンプ回路SAはフリツプフロツプを構
成するトランジスタQ9，Q10を有し、このセンス
アンプ回路SAの動作にはセンスモードにおいて
クロツク信号LEをハイにしてトランジスタQ11を
オンにすることによつて行われる。
成するトランジスタQ9，Q10を有し、このセンス
アンプ回路SAの動作にはセンスモードにおいて
クロツク信号LEをハイにしてトランジスタQ11を
オンにすることによつて行われる。
第２図を参照して第１図の回路動作を説明す
る。第２図には電源電圧Vccの投入時について示
してある。すなわち、時刻t0において、電源電圧
Vccが投入されると、Vccは迅速に上昇し、時刻t1
において所定値たとえば5Vに到達するのに対し、
対向電極の電位OPの立上りは分圧回路VDの抵
抗値が大きいために非常に遅い。
る。第２図には電源電圧Vccの投入時について示
してある。すなわち、時刻t0において、電源電圧
Vccが投入されると、Vccは迅速に上昇し、時刻t1
において所定値たとえば5Vに到達するのに対し、
対向電極の電位OPの立上りは分圧回路VDの抵
抗値が大きいために非常に遅い。
時刻t2以降電源電圧Vccが安定化すると、ロー
アドレスストローブ信号によりリフレツシ
ユ動作が開始して時刻t2において終了する。な
お、信号の制御は外部制御回路によつて行
なわれる。
アドレスストローブ信号によりリフレツシ
ユ動作が開始して時刻t2において終了する。な
お、信号の制御は外部制御回路によつて行
なわれる。
時刻t3において、ビツト線プリチヤージング信
号BPがハイからローへ変換すると、スタンバイ
モードから選択モードに移る。この結果、たとえ
ば、ワード線WL1の電位が上昇してトランジス
タQ1がオンとなり、メモリセルMC1が選択され
る。このとき、メモリセルMC1のノードN1が高
い電位であればビツト線BLの電位は低下しない。
他方、ビツト線は図示しないダミーセルのた
めに情報“１”および“０”の中間のレベルまで
低下する。このようして、ビツト線BL，間の
小さな電位差が発生する。なお、逆に、メモリセ
ルMC1のノードN1が低い電位であればビツト線
BLの電位はビツト線の電位より低くなる。
号BPがハイからローへ変換すると、スタンバイ
モードから選択モードに移る。この結果、たとえ
ば、ワード線WL1の電位が上昇してトランジス
タQ1がオンとなり、メモリセルMC1が選択され
る。このとき、メモリセルMC1のノードN1が高
い電位であればビツト線BLの電位は低下しない。
他方、ビツト線は図示しないダミーセルのた
めに情報“１”および“０”の中間のレベルまで
低下する。このようして、ビツト線BL，間の
小さな電位差が発生する。なお、逆に、メモリセ
ルMC1のノードN1が低い電位であればビツト線
BLの電位はビツト線の電位より低くなる。
次いで、時刻t4において、クロツク信号LEが
ローからハイに変化すると、センスモードに移
り、センスアンプ回路SAが動作する。つまり、
ビツト線BL，間の電位差が増幅される。この
とき、低い方の電位、つまりビツト線の電位
が０まで低下する。
ローからハイに変化すると、センスモードに移
り、センスアンプ回路SAが動作する。つまり、
ビツト線BL，間の電位差が増幅される。この
とき、低い方の電位、つまりビツト線の電位
が０まで低下する。
次に、時刻t5において、クロツク信号ARが０
からVccに変化し、この結果、アクテイブリスト
ア回路AREが起動してリストアモードに入る。
このとき、高い方の電位、つまりビツト線BLの
電位がVccまで戻る。従つて、ノードN1の電位も
Vccまで戻る。
からVccに変化し、この結果、アクテイブリスト
ア回路AREが起動してリストアモードに入る。
このとき、高い方の電位、つまりビツト線BLの
電位がVccまで戻る。従つて、ノードN1の電位も
Vccまで戻る。
すなわち、第２図に示すように、対向電極の電
位OPが未だ０に近いにもかかわらず、ノードN1
の電位はVccとなり、キヤパシタC1の絶縁膜には
ほぼVccの電圧が印加されることになり、この結
果、その絶縁膜は破壊され得るという問題点があ
る。
位OPが未だ０に近いにもかかわらず、ノードN1
の電位はVccとなり、キヤパシタC1の絶縁膜には
ほぼVccの電圧が印加されることになり、この結
果、その絶縁膜は破壊され得るという問題点があ
る。
本発明においては、Vccの立上り時に対向電極
の電位OPを迅速に立上らせるようにしているの
で、メモリセルのキヤパシタの絶縁膜の破壊を防
止できる。
の電位OPを迅速に立上らせるようにしているの
で、メモリセルのキヤパシタの絶縁膜の破壊を防
止できる。
第３図は本発明に係る半導体記憶装置の第１の
実施例を示す回路図である。第３図においては、
電位追随回路C1としてデプレツシヨン形トラン
ジスタQ12が付加されている。この結果、デプレ
ツシヨン形トランジスタQ12のしきい値電圧をVth
(d)とすれば、そのソース電位すなわち対向電極の
電位は｜Vth(d)｜まで上昇できる。Vccの規格値を
5Vとすれば、｜Vth(d)｜は製造プロセスによる変
動に対する余裕を見込んで、2.5Vよりやや小さ
い値、例えば2.0Vを目標とするように設計され
る。
実施例を示す回路図である。第３図においては、
電位追随回路C1としてデプレツシヨン形トラン
ジスタQ12が付加されている。この結果、デプレ
ツシヨン形トランジスタQ12のしきい値電圧をVth
(d)とすれば、そのソース電位すなわち対向電極の
電位は｜Vth(d)｜まで上昇できる。Vccの規格値を
5Vとすれば、｜Vth(d)｜は製造プロセスによる変
動に対する余裕を見込んで、2.5Vよりやや小さ
い値、例えば2.0Vを目標とするように設計され
る。
トランジスタQ12のサイズを十分大きくすれ
ば、第４図に示すように、電源電圧Vccが5Vに立
上るとほぼ同時に、トランジスタQ12のソース電
位すなわち対向電極の電位OPは｜Vth(d)｜の電
位、例えば2.0Vに立上る。従つて、メモリセル
のキヤパシタにVcc（＝5V）がそのまま印加され
ることはない。分圧回路VDにより更に電位OP
が目標の2.5Vに向つてゆるやかに上昇して行き、
この段階ではトランジスタQ12はカツトオフす
る。かくすれば、電源立上り時は上述の如く電位
追随機能が達成され、他方、定常状態に至ればト
ランジスタQ12はカツトオフして対向電極電位OP
は抵抗R1，R2の比のみで定まる設定値となり、
これはプロセスの変動による影響をあまり受けな
いので、設計値通りの対向電極電位OPが容易に
達成できる。
ば、第４図に示すように、電源電圧Vccが5Vに立
上るとほぼ同時に、トランジスタQ12のソース電
位すなわち対向電極の電位OPは｜Vth(d)｜の電
位、例えば2.0Vに立上る。従つて、メモリセル
のキヤパシタにVcc（＝5V）がそのまま印加され
ることはない。分圧回路VDにより更に電位OP
が目標の2.5Vに向つてゆるやかに上昇して行き、
この段階ではトランジスタQ12はカツトオフす
る。かくすれば、電源立上り時は上述の如く電位
追随機能が達成され、他方、定常状態に至ればト
ランジスタQ12はカツトオフして対向電極電位OP
は抵抗R1，R2の比のみで定まる設定値となり、
これはプロセスの変動による影響をあまり受けな
いので、設計値通りの対向電極電位OPが容易に
達成できる。
第５図は本発明に係る半導体記憶装置の第２の
実施例を示す回路図である。第５図においては、
電位追随回路C2として、エンハンスメント形ト
ンランジスタQ13、抵抗R3，R4が設けられてい
る。そして、抵抗R3，R4は分圧回路VD′を形成
し、その値は分圧回路VDの抵抗R1，R2と同様に
大きく設定される。しかしながら、分圧回路VD
の出力の立上り時定数は抵抗R1と対向電極の容
量により基本的に決定されるのに対し、分圧回路
VD′の出力の立上り時定数は抵抗R3とトランジス
タQ13のゲート容量により基本的に決定されるの
で前記立上り時定数より小さく、従つて、ノード
N5の電位は第６図に示すごとく比較的早く立上
る。この結果、対向電極の電位OPも早く立上る。
実施例を示す回路図である。第５図においては、
電位追随回路C2として、エンハンスメント形ト
ンランジスタQ13、抵抗R3，R4が設けられてい
る。そして、抵抗R3，R4は分圧回路VD′を形成
し、その値は分圧回路VDの抵抗R1，R2と同様に
大きく設定される。しかしながら、分圧回路VD
の出力の立上り時定数は抵抗R1と対向電極の容
量により基本的に決定されるのに対し、分圧回路
VD′の出力の立上り時定数は抵抗R3とトランジス
タQ13のゲート容量により基本的に決定されるの
で前記立上り時定数より小さく、従つて、ノード
N5の電位は第６図に示すごとく比較的早く立上
る。この結果、対向電極の電位OPも早く立上る。
なお、第５図においては、トランジスタQ13は
エンハンスメント形であるので、R3＝R4とする
と、対向電極の電位OPはトランジスタQ13のしき
い値電圧分だけノードN5の電位より低い値に追
随することになる。従つて、このようなしきい値
電圧分の電圧降下を補償するためには、抵抗R3
の値を抵抗R4の値より小さく設定すればよい。
電源立上り完了後の定常状態では、補助の分圧回
路VD′の出力電位からトランジスタQ13のしきい
値電圧分を差引いた電位は、前記実施例と同様、
本来の分圧回路VDの定常状態出力電位よりやや
低く設計し、トランジスタQ13の特性バラツキの
影響を避けることができる。
エンハンスメント形であるので、R3＝R4とする
と、対向電極の電位OPはトランジスタQ13のしき
い値電圧分だけノードN5の電位より低い値に追
随することになる。従つて、このようなしきい値
電圧分の電圧降下を補償するためには、抵抗R3
の値を抵抗R4の値より小さく設定すればよい。
電源立上り完了後の定常状態では、補助の分圧回
路VD′の出力電位からトランジスタQ13のしきい
値電圧分を差引いた電位は、前記実施例と同様、
本来の分圧回路VDの定常状態出力電位よりやや
低く設計し、トランジスタQ13の特性バラツキの
影響を避けることができる。
第７図は本発明に係る半導体記憶装置の第３の
実施例を示す回路図である。第７図においては、
第５図に対してキヤパシタC5，C6を付加してあ
る。つまり、キヤパシタC5，C6の容量結合によ
つてノードN5の電位を立上がらせている。この
場合には、抵抗R3，R4はキヤパシタC5，C6の補
助手段として作用する。つまり、キヤパシタC5，
C6によるノードN5の電位の上昇を抵抗R3，R4に
よつて安定化させている。
実施例を示す回路図である。第７図においては、
第５図に対してキヤパシタC5，C6を付加してあ
る。つまり、キヤパシタC5，C6の容量結合によ
つてノードN5の電位を立上がらせている。この
場合には、抵抗R3，R4はキヤパシタC5，C6の補
助手段として作用する。つまり、キヤパシタC5，
C6によるノードN5の電位の上昇を抵抗R3，R4に
よつて安定化させている。
発明の効果
以上説明したように本発明によれば、対向電極
電位OPをVccに迅速に追随させることができるの
で、電源投入時にあつて読出し動作が行われて
も、キヤパシタの絶縁膜には過度の電圧が印加さ
れることがなく、従つて、絶縁膜の破壊は防止で
きる。
電位OPをVccに迅速に追随させることができるの
で、電源投入時にあつて読出し動作が行われて
も、キヤパシタの絶縁膜には過度の電圧が印加さ
れることがなく、従つて、絶縁膜の破壊は防止で
きる。
第１図は従来の半導体記憶装置を示す回路図、
第２図は第１図の装置の回路動作を説明するため
のタイミング図、第３図は本発明に係る半導体装
置の第１の実施例を示す回路図、第４図は第３図
の装置の回路動作を説明するためのタイミング
図、第５図は本発明に係る半導体記憶装置の第２
の実施例を示す回路図、第６図は第５図の装置の
回路動作を説明するためのタイミング図、第７図
は本発明に係る半導体記憶装置の第３の実施例を
示す回路図である。 Vcc：第１の電源供給手段、Vss（＝０）：第２の
電源供給手段、WL1，WL2：ワード線、BL，
BL：ビツト線、VD：第１の分圧手段、VD′：第
２の分圧手段、C1，C2，C3，C4：電位追随手段、
Q12：デプレツシヨン形トランジスタ、Q13：エ
ンハンスメント形トランジスタ、C5，C6：キヤ
パシタ。
第２図は第１図の装置の回路動作を説明するため
のタイミング図、第３図は本発明に係る半導体装
置の第１の実施例を示す回路図、第４図は第３図
の装置の回路動作を説明するためのタイミング
図、第５図は本発明に係る半導体記憶装置の第２
の実施例を示す回路図、第６図は第５図の装置の
回路動作を説明するためのタイミング図、第７図
は本発明に係る半導体記憶装置の第３の実施例を
示す回路図である。 Vcc：第１の電源供給手段、Vss（＝０）：第２の
電源供給手段、WL1，WL2：ワード線、BL，
BL：ビツト線、VD：第１の分圧手段、VD′：第
２の分圧手段、C1，C2，C3，C4：電位追随手段、
Q12：デプレツシヨン形トランジスタ、Q13：エ
ンハンスメント形トランジスタ、C5，C6：キヤ
パシタ。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２の電源電位供給手段、複数のワー
ド線、複数のビツト線、該ビツト線と前記ワード
線との交差点に設けられた１トランジスタ１キヤ
パシタ形メモリセル、前記第１、第２の電源電位
供給手段の供給電位差を抵抗分割した電位を出力
して前記メモリセルの対向電極に印加する第１の
抵抗分圧手段、前記第１の電源電位の立上り時に
前記第１の抵抗分圧手段の出力電位の立上りを一
時的に補助する手段を具備したことを特徴とする
半導体記憶装置。 ２ 前記電位追随手段がデプレツシヨン形トラン
ジスタを具備し、該トランジスタが、前記第１の
電源電位供給手段に接続されたドレイン、前記第
２の電源電位供給手段に接続されたゲート、およ
び前記第１の抵抗分圧手段の出力に接続されたソ
ースを有する特許請求の範囲第１項に記載の半導
体記憶装置。 ３ 前記電位追随手段が、前記第１の電源電位供
給手段に接続されたドレインと前記第１の抵抗分
圧手段の出力に接続されたソースとを有するエン
ハンスメント形トランジスタ、および前記第１、
第２の電源電位供給手段の供給電位差を分割して
前記エンハンスメント形トランジスタのゲートに
印加する第２の抵抗分圧手段を具備する特許請求
の範囲第１項に記載の半導体記憶装置。 ４ 前記第２の抵抗分圧手段が直列接続された少
なくとも２つの抵抗を具備し、さらに前記電位追
随手段が前記各抵抗に並列接続されたキヤパシタ
を具備する特許請求の範囲第３項に記載の半導体
記憶装置。 ５ 前記第２の抵抗分圧手段が直列接続された少
なくとも２つの抵抗を具備し、さらに前記電位追
随手段が、前記第２の電源電位供給手段に接続さ
れた前記抵抗の１つに接続され前記エンハンスメ
ント形トランジスタのしきい値電圧を補償するし
きい値補償手段を具備する特許請求の範囲第３項
に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053596A JPS59180888A (ja) | 1983-03-31 | 1983-03-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053596A JPS59180888A (ja) | 1983-03-31 | 1983-03-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180888A JPS59180888A (ja) | 1984-10-15 |
| JPH043596B2 true JPH043596B2 (ja) | 1992-01-23 |
Family
ID=12947257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053596A Granted JPS59180888A (ja) | 1983-03-31 | 1983-03-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59180888A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743960B2 (ja) * | 1987-10-30 | 1995-05-15 | 日本電気株式会社 | ダイナミック型メモリ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730193A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Semiconductor storage device |
-
1983
- 1983-03-31 JP JP58053596A patent/JPS59180888A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59180888A (ja) | 1984-10-15 |
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