JPH04360090A - Ｆｉｆｏメモリ - Google Patents
ＦｉｆｏメモリInfo
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- JPH04360090A JPH04360090A JP3134855A JP13485591A JPH04360090A JP H04360090 A JPH04360090 A JP H04360090A JP 3134855 A JP3134855 A JP 3134855A JP 13485591 A JP13485591 A JP 13485591A JP H04360090 A JPH04360090 A JP H04360090A
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- Japan
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- fifo memory
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- read
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信機器等
に使用するＦＩＦＯ（ファーストインファーストアウト
）メモリに関する。
に使用するＦＩＦＯ（ファーストインファーストアウト
）メモリに関する。
【０００２】
【従来の技術】図３は従来のＦＩＦＯメモリの構成を示
している。
している。
【０００３】図３において、３１はＲＡＭ、３２は入力
レジスタ、３３は出力レジスタであり、３４は書き込み
アドレスカウンタ、３５は読み出しアドレスカウンタ、
３６はアドレスマルチプレクサである。
レジスタ、３３は出力レジスタであり、３４は書き込み
アドレスカウンタ、３５は読み出しアドレスカウンタ、
３６はアドレスマルチプレクサである。
【０００４】３７は制御回路、３８は外部から書き込む
データを入力するデータ入力端子、３９は外部へデータ
を出力するデータ出力端子、Ｓ１０は書き込みリクエス
ト信号、Ｓ１１は書き込み許可信号である。Ｓ１２は入
力レジスタ３２へのデータ書き込みクロックであり、入
力レジスタ３２からデータバス３１３へのデータ出力許
可信号、ＲＡＭ３１への書き込み信号、および書き込み
アドレスカウンタ３４のカウントイネーブル信号を兼ね
ている。
データを入力するデータ入力端子、３９は外部へデータ
を出力するデータ出力端子、Ｓ１０は書き込みリクエス
ト信号、Ｓ１１は書き込み許可信号である。Ｓ１２は入
力レジスタ３２へのデータ書き込みクロックであり、入
力レジスタ３２からデータバス３１３へのデータ出力許
可信号、ＲＡＭ３１への書き込み信号、および書き込み
アドレスカウンタ３４のカウントイネーブル信号を兼ね
ている。
【０００５】データバス３１３は、入力レジスタ３２、
出力レジスタ３３およびＲＡＭ３１に接続されている。 ３１４はＲＡＭ３１へのアドレスである。Ｓ１５は読み
出しリクエスト信号、Ｓ１６は読み出し許可信号である
。ＣＫ２は出力レジスタ３３へのデータ書き込みクロッ
クであり、ＲＡＭ３１からデータバス３１３へのデータ
出力許可信号および読み出しアドレスカウンタ３５のカ
ウントイネーブル信号を兼ねている。ＣＫ１はシステム
クロックである。
出力レジスタ３３およびＲＡＭ３１に接続されている。 ３１４はＲＡＭ３１へのアドレスである。Ｓ１５は読み
出しリクエスト信号、Ｓ１６は読み出し許可信号である
。ＣＫ２は出力レジスタ３３へのデータ書き込みクロッ
クであり、ＲＡＭ３１からデータバス３１３へのデータ
出力許可信号および読み出しアドレスカウンタ３５のカ
ウントイネーブル信号を兼ねている。ＣＫ１はシステム
クロックである。
【０００６】上記構成における動作について説明する。
まず、書き込み時の動作について説明する。
【０００７】図４は書き込み動作のタイミングチャート
を示している。ここでは読み出し動作は行わず書き込み
動作のみを行うものとする。
を示している。ここでは読み出し動作は行わず書き込み
動作のみを行うものとする。
【０００８】図４において、（ａ）はシステムクロック
ＣＫ１、（ｂ）は書き込みリクエスト信号Ｓ１０、（ｃ
）は書き込みリクエストラッチレジスタの値、（ｄ）は
書き込み許可信号Ｓ１１、（ｅ）はデータ書き込みクロ
ックＳ１２、（ｆ）は書き込みデータ、（ｇ）は入力レ
ジスタ３２に保持されている値、（ｈ）はデータバス３
１３上のデータ、（ｉ）は入力選択信号Ｓ１８、（ｊ）
は書き込みアドレスカウンタ３４値および（ｋ）はアド
レス３１４を示している。
ＣＫ１、（ｂ）は書き込みリクエスト信号Ｓ１０、（ｃ
）は書き込みリクエストラッチレジスタの値、（ｄ）は
書き込み許可信号Ｓ１１、（ｅ）はデータ書き込みクロ
ックＳ１２、（ｆ）は書き込みデータ、（ｇ）は入力レ
ジスタ３２に保持されている値、（ｈ）はデータバス３
１３上のデータ、（ｉ）は入力選択信号Ｓ１８、（ｊ）
は書き込みアドレスカウンタ３４値および（ｋ）はアド
レス３１４を示している。
【０００９】制御回路３７には、システムクロックＣＫ
１が供給される。さらに制御回路３７に書き込みリクエ
スト信号Ｓ１０を入力すると書き込みリクエスト信号Ｓ
１０の立ち上がりエッジにおいて制御回路３７内部の書
き込みリクエストラッチレジスタの値がロー（Ｌ）レベ
ルからハイ（Ｈ）レベルになる。
１が供給される。さらに制御回路３７に書き込みリクエ
スト信号Ｓ１０を入力すると書き込みリクエスト信号Ｓ
１０の立ち上がりエッジにおいて制御回路３７内部の書
き込みリクエストラッチレジスタの値がロー（Ｌ）レベ
ルからハイ（Ｈ）レベルになる。
【００１０】制御回路３７内部の書き込みリクエストラ
ッチレジスタの値がロー（Ｌ）レベルからハイ（Ｈ）レ
ベルになるとサンプリングロックエッジ（システムクロ
ックＣＫ１のうち○印を付した前縁部）に同期して書き
込み許可信号Ｓ１１がロー（Ｌ）レベルになり、アドレ
スマルチプレクサ３６への入力選択信号Ｓ１８がハイ（
Ｈ）レベルになる。
ッチレジスタの値がロー（Ｌ）レベルからハイ（Ｈ）レ
ベルになるとサンプリングロックエッジ（システムクロ
ックＣＫ１のうち○印を付した前縁部）に同期して書き
込み許可信号Ｓ１１がロー（Ｌ）レベルになり、アドレ
スマルチプレクサ３６への入力選択信号Ｓ１８がハイ（
Ｈ）レベルになる。
【００１１】さらに、この場合、読み出しリクエスト信
号Ｓ１５が入力されていないのでサンプリングクロック
エッジに同期して制御回路３７内部の書き込みリクエス
トラッチレジスタの値はロー（Ｌ）レベルとなる。
号Ｓ１５が入力されていないのでサンプリングクロック
エッジに同期して制御回路３７内部の書き込みリクエス
トラッチレジスタの値はロー（Ｌ）レベルとなる。
【００１２】アドレスマルチプレクサ３６への入力選択
信号Ｓ１８がハイ（Ｈ）レベルになるとアドレスマルチ
プレクサ３６において書き込みアドレスカウンタ３４の
出力が選択されてＲＡＭ３１に与えられるアドレス３１
４は書き込みアドレスとなる。次に、ノンサンプリング
クロックエッジ（システムクロックＣＫ１のうち○印を
付していない後縁部）に同期して書き込み許可信号Ｓ１
１および入力レジスタ３２へのデータ書き込みクロック
Ｓ１２がハイ（Ｈ）レベルになる。入力レジスタ３２へ
のデータ書き込みクロックＳ１２がロー（Ｌ）レベルか
らハイ（Ｈ）レベルになるときの立ち上がりエッジによ
り入力端子３８に入力されている書き込みデータがレジ
スタ３２に取り込まれる。
信号Ｓ１８がハイ（Ｈ）レベルになるとアドレスマルチ
プレクサ３６において書き込みアドレスカウンタ３４の
出力が選択されてＲＡＭ３１に与えられるアドレス３１
４は書き込みアドレスとなる。次に、ノンサンプリング
クロックエッジ（システムクロックＣＫ１のうち○印を
付していない後縁部）に同期して書き込み許可信号Ｓ１
１および入力レジスタ３２へのデータ書き込みクロック
Ｓ１２がハイ（Ｈ）レベルになる。入力レジスタ３２へ
のデータ書き込みクロックＳ１２がロー（Ｌ）レベルか
らハイ（Ｈ）レベルになるときの立ち上がりエッジによ
り入力端子３８に入力されている書き込みデータがレジ
スタ３２に取り込まれる。
【００１３】また、入力レジスタ３２からデータバス３
１３へのデータ出力許可信号を兼ねているデータ書き込
みクロックＳ１２がロー（Ｌ）レベルからハイ（Ｈ）レ
ベルになると入力レジスタ３２に保持されている値がデ
ータバス３１３上に出力される。
１３へのデータ出力許可信号を兼ねているデータ書き込
みクロックＳ１２がロー（Ｌ）レベルからハイ（Ｈ）レ
ベルになると入力レジスタ３２に保持されている値がデ
ータバス３１３上に出力される。
【００１４】次に、サンプリングロックエッジに同期し
て入力レジスタ３２へのデータ書き込みクロックＳ１２
がロー（Ｌ）レベルになる。ＲＡＭ３１への書き込み信
号を兼ねているデータ書き込みクロックＳ１２がハイ（
Ｈ）レベルからロー（Ｌ）レベルになるときの立ち下が
りエッジにおいてデータバス３１３上のデータがＲＡＭ
３１に書き込まれ、データ出力許可信号を兼ねているデ
ータ書き込みクロックＳ１２がロー（Ｌ）レベルからハ
イ（Ｈ）レベルになるのでデータバス３１３はハイイン
ピーダンス状態になる。
て入力レジスタ３２へのデータ書き込みクロックＳ１２
がロー（Ｌ）レベルになる。ＲＡＭ３１への書き込み信
号を兼ねているデータ書き込みクロックＳ１２がハイ（
Ｈ）レベルからロー（Ｌ）レベルになるときの立ち下が
りエッジにおいてデータバス３１３上のデータがＲＡＭ
３１に書き込まれ、データ出力許可信号を兼ねているデ
ータ書き込みクロックＳ１２がロー（Ｌ）レベルからハ
イ（Ｈ）レベルになるのでデータバス３１３はハイイン
ピーダンス状態になる。
【００１５】さらに、この場合、制御回路３７内部の書
き込みリクエストラッチレジスタの値がロー（Ｌ）レベ
ルであるのでサンプリングクロックエッジに同期してア
ドレスマルチプレクサ３６への入力選択信号Ｓ１８がロ
ー（Ｌ）レベルになる。アドレスマルチプレクサ３６へ
の入力選択信号Ｓ１８がロー（Ｌ）レベルになるとアド
レスマルチプレクサ３６において読み出しアドレスカウ
ンタ３５の出力が選択されてＲＡＭ３１い与えられるア
ドレス３１４は読み出しアドレスとなる。
き込みリクエストラッチレジスタの値がロー（Ｌ）レベ
ルであるのでサンプリングクロックエッジに同期してア
ドレスマルチプレクサ３６への入力選択信号Ｓ１８がロ
ー（Ｌ）レベルになる。アドレスマルチプレクサ３６へ
の入力選択信号Ｓ１８がロー（Ｌ）レベルになるとアド
レスマルチプレクサ３６において読み出しアドレスカウ
ンタ３５の出力が選択されてＲＡＭ３１い与えられるア
ドレス３１４は読み出しアドレスとなる。
【００１６】また、この場合、書き込みアドレスカウン
タ３４のイネーブル信号を兼ねているデータ書き込みク
ロックＳ１２がハイ（Ｈ）レベルであるので書き込みア
ドレスカウンタ３４の値が１増加する。２つめ以降のデ
ータの書き込みも同様に行われる。このようにして書き
込み動作が行われる。
タ３４のイネーブル信号を兼ねているデータ書き込みク
ロックＳ１２がハイ（Ｈ）レベルであるので書き込みア
ドレスカウンタ３４の値が１増加する。２つめ以降のデ
ータの書き込みも同様に行われる。このようにして書き
込み動作が行われる。
【００１７】次に、読み出し動作について説明する。図
５は読み出し動作時のタイミングを示している。なお、
書き込み動作は行わず読み出し動作のみを行うものとす
る。
５は読み出し動作時のタイミングを示している。なお、
書き込み動作は行わず読み出し動作のみを行うものとす
る。
【００１８】図５において、（ｍ）はシステムクロック
ＣＫ１、（ｎ）は読み出しリクエスト信号Ｓ１５、（ｏ
）は読み出しリクエストラッチレジスタの値、（ｐ）は
読み出し許可信号Ｓ１６、（ｑ）はデータ書き込みクロ
ックＣＫ２、（ｒ）はデータバス３１３上のデータ、（
ｓ）は出力端子３９上のデータ、（ｔ）は入力選択信号
Ｓ１８、（ｕ）は読み出しアドレスカウンタ値および（
ｗ）はアドレス３１４である。
ＣＫ１、（ｎ）は読み出しリクエスト信号Ｓ１５、（ｏ
）は読み出しリクエストラッチレジスタの値、（ｐ）は
読み出し許可信号Ｓ１６、（ｑ）はデータ書き込みクロ
ックＣＫ２、（ｒ）はデータバス３１３上のデータ、（
ｓ）は出力端子３９上のデータ、（ｔ）は入力選択信号
Ｓ１８、（ｕ）は読み出しアドレスカウンタ値および（
ｗ）はアドレス３１４である。
【００１９】制御回路３７に読み出しリクエスト信号Ｓ
１５を入力すると読み出しリクエスト信号Ｓ１５の立ち
上がりエッジにおいて制御回路３７内部の読み出しリク
エストラッチレジスタの値がロー（Ｌ）レベルからハイ
（Ｈ）レベルになる。
１５を入力すると読み出しリクエスト信号Ｓ１５の立ち
上がりエッジにおいて制御回路３７内部の読み出しリク
エストラッチレジスタの値がロー（Ｌ）レベルからハイ
（Ｈ）レベルになる。
【００２０】制御回路３７内部の読み出しリクエストラ
ッチレジスタの値がロー（Ｌ）レベルからハイ（Ｈ）レ
ベルになるとサンプリングクロックエッジ（システムク
ロックＣＫ１のうち○印を付した前縁部）に同期して読
み出し許可信号Ｓ１６がロー（Ｌ）レベルになる。
ッチレジスタの値がロー（Ｌ）レベルからハイ（Ｈ）レ
ベルになるとサンプリングクロックエッジ（システムク
ロックＣＫ１のうち○印を付した前縁部）に同期して読
み出し許可信号Ｓ１６がロー（Ｌ）レベルになる。
【００２１】さらに、この場合、書き込みリクエスト信
号Ｓ１０が入力されていないのでサンプリングクロック
エッジに同期して制御回路３７内部の読み出しリクエス
トラッチレジスタの値はロー（Ｌ）レベルとなり、アド
レスマルチプレクサ３６への入力選択信号Ｓ１８がロー
（Ｌ）レベルのままとなる。アドレスマルチプレクサ３
６への入力選択信号Ｓ１８がロー（Ｌ）レベルのままで
あるのでアドレスマルチプレクサ３６において読み出し
アドレスカウンタ３５の出力が選択されてＲＡＭ３１に
与えられるアドレス３１４は読み出しアドレスとなる。
号Ｓ１０が入力されていないのでサンプリングクロック
エッジに同期して制御回路３７内部の読み出しリクエス
トラッチレジスタの値はロー（Ｌ）レベルとなり、アド
レスマルチプレクサ３６への入力選択信号Ｓ１８がロー
（Ｌ）レベルのままとなる。アドレスマルチプレクサ３
６への入力選択信号Ｓ１８がロー（Ｌ）レベルのままで
あるのでアドレスマルチプレクサ３６において読み出し
アドレスカウンタ３５の出力が選択されてＲＡＭ３１に
与えられるアドレス３１４は読み出しアドレスとなる。
【００２２】次に、ノンサンプリングクロックエッジ（
システムクロックＣＫ１のうち○印を付していない後縁
部）に同期して読み出し許可信号Ｓ１６がハイ（Ｈ）レ
ベルになり、データ書き込みクロックＣＫ２はハイ（Ｈ
）レベルになる。データ書き込みクロックＣＫ２はＲＡ
Ｍ３１からデータバス３１３へのデータ出力許可信号を
兼ねているのでＲＡＭ３１からデータがデータバス３１
３に出力される。次に、サンプリングクロックエッジに
同期して出力レジスタ３３へのデータ書き込みクロック
ＣＫ２がロー（Ｌ）レベルになる。データ書き込みクロ
ックＣＫ２がハイ（Ｈ）レベルからロー（Ｌ）レベルに
なるときの立ち下がりエッジにおいてデータバス３１３
上のデータが出力レジスタ３３に書き込まれ、さらに、
ＲＡＭ３１に出力イネーブル信号を兼ねているデータ書
き込みクロックＣＫ２がハイ（Ｈ）レベルからロー（Ｌ
）レベルになるのでデータバス３１３はハイインピーダ
ンス状態になる。また、このとき書き込みアドレスカウ
ンタ３４のイネーブル信号を兼ねているデータ書き込み
クロックＣＫ２がハイ（Ｈ）レベルであるので読み出し
アドレスカウンタ３５の値が１増加する。２つめ以降の
データの読み出しも同様に行われる。
システムクロックＣＫ１のうち○印を付していない後縁
部）に同期して読み出し許可信号Ｓ１６がハイ（Ｈ）レ
ベルになり、データ書き込みクロックＣＫ２はハイ（Ｈ
）レベルになる。データ書き込みクロックＣＫ２はＲＡ
Ｍ３１からデータバス３１３へのデータ出力許可信号を
兼ねているのでＲＡＭ３１からデータがデータバス３１
３に出力される。次に、サンプリングクロックエッジに
同期して出力レジスタ３３へのデータ書き込みクロック
ＣＫ２がロー（Ｌ）レベルになる。データ書き込みクロ
ックＣＫ２がハイ（Ｈ）レベルからロー（Ｌ）レベルに
なるときの立ち下がりエッジにおいてデータバス３１３
上のデータが出力レジスタ３３に書き込まれ、さらに、
ＲＡＭ３１に出力イネーブル信号を兼ねているデータ書
き込みクロックＣＫ２がハイ（Ｈ）レベルからロー（Ｌ
）レベルになるのでデータバス３１３はハイインピーダ
ンス状態になる。また、このとき書き込みアドレスカウ
ンタ３４のイネーブル信号を兼ねているデータ書き込み
クロックＣＫ２がハイ（Ｈ）レベルであるので読み出し
アドレスカウンタ３５の値が１増加する。２つめ以降の
データの読み出しも同様に行われる。
【００２３】このように上記従来のＦＩＦＯメモリでも
、ファーストインファーストアウト動作を行うことがで
きる。
、ファーストインファーストアウト動作を行うことがで
きる。
【００２４】
【発明が解決しようとする課題】しかしながら、上記従
来のＦＩＦＯメモリでは、書き込み動作と読み出し動作
を同時に行うと書き込み動作と読み出し動作のどちらか
に優先権を与えて一方の動作が終わるまで他方が動作し
ないという問題があった。
来のＦＩＦＯメモリでは、書き込み動作と読み出し動作
を同時に行うと書き込み動作と読み出し動作のどちらか
に優先権を与えて一方の動作が終わるまで他方が動作し
ないという問題があった。
【００２５】本発明は、上記課題を解決するものであり
、書き込み動作と読み出し動作を同時に行うことのでき
る優れたＦＩＦＯメモリを提供することを目的とする。
、書き込み動作と読み出し動作を同時に行うことのでき
る優れたＦＩＦＯメモリを提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明は上記目的を達成
するために、任意のアドレスにデータを書き込み、且つ
任意のアドレスからデータを読み出すＲＡＭと、外部か
らのデータを順次書き込み、且つ書き込んだ順にデータ
を読み出す第１のＦＩＦＯメモリと、外部からのデータ
を順次書き込み、且つ書き込んだ順にデータを読み出す
第２のＦＩＦＯメモリと、第１のＦＩＦＯメモリから読
み出されたデータがＲＡＭに書き込まれた場合に１カウ
ントアップする書き込みアドレスカウンタと、ＲＡＭか
ら読み出されたデータが第２のＦＩＦＯメモリに書き込
まれた場合に１カウントアップする読み出しアドレスカ
ウンタと、書き込みアドレスカウンタと読み出しアドレ
スカウンタの出力のうち一方を選択するアドレスマルチ
プレクサと、第１のＦＩＦＯメモリが自己記憶領域にデ
ータ有している時には第１のＦＩＦＯメモリからデータ
を読み出してＲＡＭのアドレスのうちアドレスマルチプ
レクサにより示されるアドレスに書き込み、第２のＦＩ
ＦＯメモリが自己記憶領域にデータが無い時にＲＡＭの
アドレスのうちアドレスマルチプレクサにより示される
アドレスからデータを読み出して第２のＦＩＦＯメモリ
に書き込む制御回路とを備えるものである。
するために、任意のアドレスにデータを書き込み、且つ
任意のアドレスからデータを読み出すＲＡＭと、外部か
らのデータを順次書き込み、且つ書き込んだ順にデータ
を読み出す第１のＦＩＦＯメモリと、外部からのデータ
を順次書き込み、且つ書き込んだ順にデータを読み出す
第２のＦＩＦＯメモリと、第１のＦＩＦＯメモリから読
み出されたデータがＲＡＭに書き込まれた場合に１カウ
ントアップする書き込みアドレスカウンタと、ＲＡＭか
ら読み出されたデータが第２のＦＩＦＯメモリに書き込
まれた場合に１カウントアップする読み出しアドレスカ
ウンタと、書き込みアドレスカウンタと読み出しアドレ
スカウンタの出力のうち一方を選択するアドレスマルチ
プレクサと、第１のＦＩＦＯメモリが自己記憶領域にデ
ータ有している時には第１のＦＩＦＯメモリからデータ
を読み出してＲＡＭのアドレスのうちアドレスマルチプ
レクサにより示されるアドレスに書き込み、第２のＦＩ
ＦＯメモリが自己記憶領域にデータが無い時にＲＡＭの
アドレスのうちアドレスマルチプレクサにより示される
アドレスからデータを読み出して第２のＦＩＦＯメモリ
に書き込む制御回路とを備えるものである。
【００２７】
【作用】したがって、本発明によれば、外部からデータ
を書き込む場合には、まず、第１のＦＩＦＯメモリに書
き込み、その後、第１のＦＩＦＯメモリに書き込まれた
データをＲＡＭに書き込むので、ＲＡＭの動作にかかわ
らず自由なタイミングで外部からデータの書き込みがで
きる。
を書き込む場合には、まず、第１のＦＩＦＯメモリに書
き込み、その後、第１のＦＩＦＯメモリに書き込まれた
データをＲＡＭに書き込むので、ＲＡＭの動作にかかわ
らず自由なタイミングで外部からデータの書き込みがで
きる。
【００２８】また、外部へデータを読み出す場合には、
ＲＡＭから読み出したデータを、まず、第２のＦＩＦＯ
メモリに書き込んでおき、その後に第２のＦＩＦＯメモ
リからデータを外部へ読み出すので、ＲＡＭの動作に関
わらず自由なタイミングで外部からデータの書き込みが
できる。すなわち、書き込み動作と読み出し動作を同時
に行うことができる。
ＲＡＭから読み出したデータを、まず、第２のＦＩＦＯ
メモリに書き込んでおき、その後に第２のＦＩＦＯメモ
リからデータを外部へ読み出すので、ＲＡＭの動作に関
わらず自由なタイミングで外部からデータの書き込みが
できる。すなわち、書き込み動作と読み出し動作を同時
に行うことができる。
【００２９】
【実施例】以下、本発明のＦＩＦＯメモリの一実施例の
構成について図面をもとに説明する。
構成について図面をもとに説明する。
【００３０】図１は実施例の構成を示している。なお、
図１に示す実施例の構成は、基本的に図３に示した従来
例の構成と同じであるので、その同一構成部分には同一
番号を付して詳細な説明を省略する。
図１に示す実施例の構成は、基本的に図３に示した従来
例の構成と同じであるので、その同一構成部分には同一
番号を付して詳細な説明を省略する。
【００３１】図１において、１１は第１のＦＩＦＯメモ
リ、１２は第２のＦＩＦＯメモリ、１３は制御回路、Ｓ
２４は第１のＦＩＦＯメモリ１１への書き込み信号であ
る。
リ、１２は第２のＦＩＦＯメモリ、１３は制御回路、Ｓ
２４は第１のＦＩＦＯメモリ１１への書き込み信号であ
る。
【００３２】Ｓ２５は第１のＦＩＦＯメモリ１１にデー
タが一つも書き込まれていない場合にハイ（Ｈ）レベル
になる第１のＦＩＦＯメモリエンプティ信号、Ｓ２６は
第１のＦＩＦＯメモリ１１への読み出し信号であり、Ｒ
ＡＭ３１への書き込み信号および書き込みアドレスカウ
ンタ３４のカウントネーブル信号を兼ねている。Ｓ２７
は第２のＦＩＦＯメモリ１２への書き込み信号であり、
ＲＡＭ３１からデータバス３１３へのデータ出力許可信
号および読み出しアドレスカウンタ３５のカウントイネ
ーブル信号を兼ねている。Ｓ２８は第２のＦＩＦＯメモ
リ１２にデータをこれ以上書き込むことができない場合
にハイ（Ｈ）レベルになる第２のＦＩＦＯメモリフル信
号である。Ｓ２９は第２のＦＩＦＯメモリ１２への読み
出し信号である。Ｓ３１はシステムクロックＣＫ１の２
クロック毎にハイ（Ｈ）レベルとロー（Ｌ）レベルにな
るアドレスマルチプレクサ３６への入力選択信号である
。
タが一つも書き込まれていない場合にハイ（Ｈ）レベル
になる第１のＦＩＦＯメモリエンプティ信号、Ｓ２６は
第１のＦＩＦＯメモリ１１への読み出し信号であり、Ｒ
ＡＭ３１への書き込み信号および書き込みアドレスカウ
ンタ３４のカウントネーブル信号を兼ねている。Ｓ２７
は第２のＦＩＦＯメモリ１２への書き込み信号であり、
ＲＡＭ３１からデータバス３１３へのデータ出力許可信
号および読み出しアドレスカウンタ３５のカウントイネ
ーブル信号を兼ねている。Ｓ２８は第２のＦＩＦＯメモ
リ１２にデータをこれ以上書き込むことができない場合
にハイ（Ｈ）レベルになる第２のＦＩＦＯメモリフル信
号である。Ｓ２９は第２のＦＩＦＯメモリ１２への読み
出し信号である。Ｓ３１はシステムクロックＣＫ１の２
クロック毎にハイ（Ｈ）レベルとロー（Ｌ）レベルにな
るアドレスマルチプレクサ３６への入力選択信号である
。
【００３３】次に、上記構成の動作について説明する。
図２は処理動作のタイミングを示している。
【００３４】図２において、（１）はシステムクロック
信号ＣＫ１、（２）は書き込み信号Ｓ２４、（３）は入
力端子３８に入力される書き込みデータ、（４）は第１
のＦＩＦＯメモリエンプティ信号Ｓ２５、（５）は第２
のＦＩＦＯメモリフル信号Ｓ２８、（６）は入力選択信
号Ｓ３１、（７）は読み出し信号Ｓ２６、（８）は書き
込み信号Ｓ２７、（９）はデータバス３１３上のデータ
、（１０）は書き込みアドレスカウンタ３４値、（１１
）は読み出しアドレスカウンタ値、（１２）はアドレス
３１４、（１３）は読み出し信号Ｓ２７および（１４）
は出力端子３９上のデータである。
信号ＣＫ１、（２）は書き込み信号Ｓ２４、（３）は入
力端子３８に入力される書き込みデータ、（４）は第１
のＦＩＦＯメモリエンプティ信号Ｓ２５、（５）は第２
のＦＩＦＯメモリフル信号Ｓ２８、（６）は入力選択信
号Ｓ３１、（７）は読み出し信号Ｓ２６、（８）は書き
込み信号Ｓ２７、（９）はデータバス３１３上のデータ
、（１０）は書き込みアドレスカウンタ３４値、（１１
）は読み出しアドレスカウンタ値、（１２）はアドレス
３１４、（１３）は読み出し信号Ｓ２７および（１４）
は出力端子３９上のデータである。
【００３５】データ入力端子３８に書き込みデータ■を
入力しておき書き込み信号Ｓ２４を入力すると第１のＦ
ＩＦＯメモリ１１にデータ■が書き込まれる。データ２
〜■の第１のＦＩＦＯメモリ１１への書き込みも同様で
ある。第１のＦＩＦＯメモリ１１にデータ■が書き込ま
れると第１のＦＩＦＯメモリエンプティ信号Ｓ２５がロ
ー（Ｌ）レベルになる。第１のＦＩＦＯメモリエンプテ
ィ信号Ｓ２５がロー（Ｌ）レベルになり、さらにアドレ
スマルチプレクサ３６への入力選択信号Ｓ３１がハイ（
Ｈ）レベルになると第１のＦＩＦＯメモリへの読み出し
信号Ｓ２６がシステムクロックＣＫ１の立ち上がりエッ
ジに同期してロー（Ｌ）レベルからハイ（Ｈ）レベルに
なる。第１のＦＩＦＯメモリへの読み出し信号Ｓ２６が
ハイ（Ｈ）レベルになると第１のＦＩＦＯメモリ１１か
らデータバス３１３上にデータ■が出力される。
入力しておき書き込み信号Ｓ２４を入力すると第１のＦ
ＩＦＯメモリ１１にデータ■が書き込まれる。データ２
〜■の第１のＦＩＦＯメモリ１１への書き込みも同様で
ある。第１のＦＩＦＯメモリ１１にデータ■が書き込ま
れると第１のＦＩＦＯメモリエンプティ信号Ｓ２５がロ
ー（Ｌ）レベルになる。第１のＦＩＦＯメモリエンプテ
ィ信号Ｓ２５がロー（Ｌ）レベルになり、さらにアドレ
スマルチプレクサ３６への入力選択信号Ｓ３１がハイ（
Ｈ）レベルになると第１のＦＩＦＯメモリへの読み出し
信号Ｓ２６がシステムクロックＣＫ１の立ち上がりエッ
ジに同期してロー（Ｌ）レベルからハイ（Ｈ）レベルに
なる。第１のＦＩＦＯメモリへの読み出し信号Ｓ２６が
ハイ（Ｈ）レベルになると第１のＦＩＦＯメモリ１１か
らデータバス３１３上にデータ■が出力される。
【００３６】次にシステムクロックＣＫ１の立ち上がり
エッジに同期して第１のＦＩＦＯメモリへの読み出し信
号Ｓ２６がロー（Ｌ）レベルになる。ＲＡＭ３１への書
き込み信号を兼ねる第１のＦＩＦＯメモリへの読み出し
信号Ｓ２６がハイ（Ｈ）レベルからロー（Ｌ）レベルに
なるときの立ち下がりエッジにおいてデータバス３１３
上のデータ■がＲＡＭ３１に書き込まれ、第１のＦＩＦ
Ｏメモリへの読み出し信号Ｓ２６がロー（Ｌ）レベルに
なるので、データバス３１３はハイインピーダンス状態
になる。
エッジに同期して第１のＦＩＦＯメモリへの読み出し信
号Ｓ２６がロー（Ｌ）レベルになる。ＲＡＭ３１への書
き込み信号を兼ねる第１のＦＩＦＯメモリへの読み出し
信号Ｓ２６がハイ（Ｈ）レベルからロー（Ｌ）レベルに
なるときの立ち下がりエッジにおいてデータバス３１３
上のデータ■がＲＡＭ３１に書き込まれ、第１のＦＩＦ
Ｏメモリへの読み出し信号Ｓ２６がロー（Ｌ）レベルに
なるので、データバス３１３はハイインピーダンス状態
になる。
【００３７】さらに、この場合、書き込みアドレスカウ
ンタ３４のイネーブル信号を兼ねている第１のＦＩＦＯ
メモリへの読み出し信号Ｓ２６がハイ（Ｈ）レベルであ
るので書き込みアドレスカウンタ３４の値が１増加する
。
ンタ３４のイネーブル信号を兼ねている第１のＦＩＦＯ
メモリへの読み出し信号Ｓ２６がハイ（Ｈ）レベルであ
るので書き込みアドレスカウンタ３４の値が１増加する
。
【００３８】さらに、アドレスマルチプレクサ３６への
入力選択信号Ｓ３１がロー（Ｌ）レベルになると第２の
ＦＩＦＯメモリへの書き込み信号Ｓ２７がシステムクロ
ックＣＫ１の立ち上がりエッジに同期してロー（Ｌ）レ
ベルからハイ（Ｈ）レベルになる。ＲＡＭ３１からデー
タバス３１３へのデータ出力許可信号を兼ねている第２
のＦＩＦＯメモリへの書き込み信号Ｓ２７がハイ（Ｈ）
レベルになるとＲＡＭ３１からデータバス３１３上にデ
ータ■が出力される。
入力選択信号Ｓ３１がロー（Ｌ）レベルになると第２の
ＦＩＦＯメモリへの書き込み信号Ｓ２７がシステムクロ
ックＣＫ１の立ち上がりエッジに同期してロー（Ｌ）レ
ベルからハイ（Ｈ）レベルになる。ＲＡＭ３１からデー
タバス３１３へのデータ出力許可信号を兼ねている第２
のＦＩＦＯメモリへの書き込み信号Ｓ２７がハイ（Ｈ）
レベルになるとＲＡＭ３１からデータバス３１３上にデ
ータ■が出力される。
【００３９】次に、システムクロックＣＫ１の立ち上が
りエッジに同期して第２のＦＩＦＯメモリへの書き込み
信号Ｓ２７がロー（Ｌ）レベルになる。第２のＦＩＦＯ
メモリはの書き込み信号Ｓ２７がハイ（Ｈ）レベルから
ロー（Ｌ）レベルになるときの立ち下がりエッジにおい
てデータバス３１３上のデータ■が第２のＦＩＦＯメモ
リ１２に書き込まれ、ＲＡＭ３１からデータバス３１３
へのデータ出力許可信号を兼ねている第２のＦＩＦＯメ
モリへの書き込み信号Ｓ２７がロー（Ｌ）レベルになる
ので、データバス３１３はハイインピーダンス状態にな
る。
りエッジに同期して第２のＦＩＦＯメモリへの書き込み
信号Ｓ２７がロー（Ｌ）レベルになる。第２のＦＩＦＯ
メモリはの書き込み信号Ｓ２７がハイ（Ｈ）レベルから
ロー（Ｌ）レベルになるときの立ち下がりエッジにおい
てデータバス３１３上のデータ■が第２のＦＩＦＯメモ
リ１２に書き込まれ、ＲＡＭ３１からデータバス３１３
へのデータ出力許可信号を兼ねている第２のＦＩＦＯメ
モリへの書き込み信号Ｓ２７がロー（Ｌ）レベルになる
ので、データバス３１３はハイインピーダンス状態にな
る。
【００４０】さらに、この場合読み出しアドレスカウン
タ３５のイネーブル信号を兼ねている第２のＦＩＦＯメ
モリへの書き込み信号Ｓ２７がハイ（Ｈ）レベルである
ので読み出しアドレスカウンタ３５の値が１増加する。
タ３５のイネーブル信号を兼ねている第２のＦＩＦＯメ
モリへの書き込み信号Ｓ２７がハイ（Ｈ）レベルである
ので読み出しアドレスカウンタ３５の値が１増加する。
【００４１】次に、データ■を外部から書き込み、同時
にデータ■が外部に読み出す動作について説明する。デ
ータ■を外部から書き込む動作は上記と同様にして第１
のＦＩＦＯメモリ１１に書き込まれる。またデータ■は
すでに第２のＦＩＦＯメモリ１２に書き込まれており、
第２のＦＩＦＯメモリ１２からデータ■を読み出す動作
は第１のＦＩＦＯメモリ１１への書き込み動作とは無関
係に行われる。
にデータ■が外部に読み出す動作について説明する。デ
ータ■を外部から書き込む動作は上記と同様にして第１
のＦＩＦＯメモリ１１に書き込まれる。またデータ■は
すでに第２のＦＩＦＯメモリ１２に書き込まれており、
第２のＦＩＦＯメモリ１２からデータ■を読み出す動作
は第１のＦＩＦＯメモリ１１への書き込み動作とは無関
係に行われる。
【００４２】このように、上記実施例によれば、書き込
み動作を同時に行う事ができる。
み動作を同時に行う事ができる。
【００４３】
【発明の効果】本発明は上記説明より明らかなように、
外部からデータを書き込む場合、まず、第１のＦＩＦＯ
メモリに書き込み、その後、第１のＦＩＦＯメモリに書
き込まれたデータをＲＡＭに書き込むので、ＲＡＭの動
作に関わらず自由なタイミングで外部からデータの書き
込みができ、さらに、外部へデータを読み出す場合には
ＲＡＭから読み出したデータをまず、第２のＦＩＦＯメ
モリに書き込んでおき、その後第２のＦＩＦＯメモリか
らデータを外部へ読み出すので、ＲＡＭの動作に関わら
ず自由なタイミングで外部からデータの書き込みができ
るため、書き込み動作と読み出し動作を同時に行うこと
ができるという効果を有する。
外部からデータを書き込む場合、まず、第１のＦＩＦＯ
メモリに書き込み、その後、第１のＦＩＦＯメモリに書
き込まれたデータをＲＡＭに書き込むので、ＲＡＭの動
作に関わらず自由なタイミングで外部からデータの書き
込みができ、さらに、外部へデータを読み出す場合には
ＲＡＭから読み出したデータをまず、第２のＦＩＦＯメ
モリに書き込んでおき、その後第２のＦＩＦＯメモリか
らデータを外部へ読み出すので、ＲＡＭの動作に関わら
ず自由なタイミングで外部からデータの書き込みができ
るため、書き込み動作と読み出し動作を同時に行うこと
ができるという効果を有する。
【図１】本発明のＦＩＦＯメモリの一実施例の構成を示
すブロック図
すブロック図
【図２】実施例の動作説明に供されるタイミングチャー
ト
ト
【図３】従来のＦＩＦＯメモリの構成を示すブロック図
【図４】図３に示すＦＩＦＯメモリの書き込み時の動作
説明のためのタイミングチャート
説明のためのタイミングチャート
【図５】図３に示すＦＩＦＯメモリの読み出し時の動作
説明のためのタイミングチャート
説明のためのタイミングチャート
１１ 第１のＦＩＦＯメモリ
１２ 第２のＦＩＦＯメモリ
１３ 制御回路
３１ ＲＡＭ
３４ 書き込みアドレスカウンタ
３５ 読み出しアドレスカウンタ
３６ アドレスマルチプレクサ
３１３ データバス
ＣＫ１ システムクロック
Ｓ２４ 書き込み信号
Ｓ２５ ＦＩＦＯメモリエンプティ信号Ｓ２６ 読
み出し信号 Ｓ２７ 書き込み信号 Ｓ２８ ＦＩＦＯメモリフル信号 Ｓ２９ 読み出し信号 Ｓ３１ 入力選択信号
み出し信号 Ｓ２７ 書き込み信号 Ｓ２８ ＦＩＦＯメモリフル信号 Ｓ２９ 読み出し信号 Ｓ３１ 入力選択信号
Claims (1)
- 【請求項１】 任意のアドレスにデータを書き込み、
且つ任意のアドレスからデータを読み出すＲＡＭと、外
部からのデータを順次書き込み、且つ書き込んだ順にデ
ータを読み出す第１のＦＩＦＯメモリと、外部からのデ
ータを順次書き込み、且つ書き込んだ順にデータを読み
出す第２のＦＩＦＯメモリと、上記第１のＦＩＦＯメモ
リから読み出されたデータが上記ＲＡＭに書き込まれた
場合に１カウントアップする書き込みアドレスカウンタ
と、上記ＲＡＭから読み出されたデータが上記第２のＦ
ＩＦＯメモリに書き込まれた場合に１カウントアップす
る読み出しアドレスカウンタと、上記書き込みアドレス
カウンタと読み出しアドレスカウンタの出力のうち一方
を選択するアドレスマルチプレクサと、上記第１のＦＩ
ＦＯメモリが自己記憶領域にデータ有している時には上
記第１のＦＩＦＯメモリからデータを読み出して上記Ｒ
ＡＭのアドレスのうち上記アドレスマルチプレクサによ
り示されるアドレスに書き込み、上記第２のＦＩＦＯメ
モリが自己記憶領域にデータが無い時には上記ＲＡＭの
アドレスのうち上記アドレスマルチプレクサにより示さ
れるアドレスからデータを読み出して上記第２のＦＩＦ
Ｏメモリに書き込む制御回路とを備えるＦＩＦＯメモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134855A JPH04360090A (ja) | 1991-06-06 | 1991-06-06 | Ｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134855A JPH04360090A (ja) | 1991-06-06 | 1991-06-06 | Ｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360090A true JPH04360090A (ja) | 1992-12-14 |
Family
ID=15138047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3134855A Pending JPH04360090A (ja) | 1991-06-06 | 1991-06-06 | Ｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360090A (ja) |
-
1991
- 1991-06-06 JP JP3134855A patent/JPH04360090A/ja active Pending
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