JPH0573799U - 先入れ先出しメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 単一のクロックで制御し、リードとライトを
同時に行いたい時に容易に制御し得るＦＩＦＯを実現す
ることである。 【構成】 ライト信号に対してはインクリーメントし、
リード信号に対してはディクリーメントするライトポイ
ンタを出力するアップダウンカウンタ２１を有するＦＩ
ＦＯポインタ部１２と、データ書き込みのためのダイレ
クトデータポートＤ_inとシフトデータを取り込むシフト
データポートＳ_inを有するレジスタ３１〜３５と、リー
ド時にデータを出力するＤフリップフロップ３６と、ア
ップダウンカウンタの出力のライトポインタを解読して
信号Ｗ₁ 及び信号Ｗ₂ を出力するデコーダ３７とから成
るシフトレジスタ部１１で構成される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、先入れ先出しメモリ装置、いわゆるＦＩＦＯ（first in first out ）メモリ（以下、ＦＩＦＯと呼ぶ）の改良に関する。

【０００２】

【従来の技術】

情報に対するアクセス方法が通常のＲＡＭとは異なり、アドレスによらない性 質をもつ一群の機能メモリと呼ばれるメモリがあり、ＦＩＦＯ，ＬＩＦＯ，連想 メモリなどがこの仲間である。 このうち、ＦＩＦＯは始めに入れたデータが始めに取り出される先入れ先出し 方式のメモリである。

【０００３】 図４に従来のＲＡＭを用いたＦＩＦＯのブロック図を示す。図において、１は 書き込みクロックが入力されるとクロックをカウントすると共に書き込みクロッ クをデコーダ２に送り出すライトカウンタである。デコーダ２は入力されたカウ ント信号を解読して、メモリのライトアドレスポートとしてのセレクタ３に入力 する。

【０００４】 ４はライトアドレスポートとリードアドレスポートの２個のポートを持つ２ポ ートＲＡＭで構成されているメモリで、図には一例として０から１５に至る１６ 個のアドレスを持つメモリを示している。５はメモリ４のリードアドレスポート としてのセレクタである。 ６はＦＩＦＯに入力されるデータをメモリ４の各アドレスに導くＦＩＦＯ入力 ライン、７は同様にメモリ４の各アドレスにライトイネーブル信号をセレクタ３ から入力して、ＦＩＦＯ入力ライン６からの入力をメモリ４に書き込ませるライ トポインタである。

【０００５】 ８は読み出し要求がある度に入力信号の読み出しクロックが入力されてカウン トし、デコーダ９に送り出すリードカウンタである。デコーダ９はリードカウン タ８からのカウント信号を解読して、メモリ４のセレクタ５に入力する。 ライトカウンタ１からはライトポインタの信号がリードカウンタ８に入力され 、リードカウンタ８の出力のリードポインタはライトカウンタ１に入力されて互 いにライトポインタとリードポインタの位置を認識することができる。この回路 において、リードポインタはライトポインタを追い越すことはできず、又、並ぶ こともできない。ライトポインタが一番上まで上って一巡後下に戻って来た場合 、このライトポインタはリードポインタを追い越すことはできないが、リードポ インタと並ぶことはできる。

【０００６】 上記の場合、ライトポインタの位置をｗとし、リードポインタの位置をｒとす ると、 ｗ＝ｒ＋１ の関係がある時はエンプティ状態である。又、ライトポインタが一巡後次式が成 り立つ時、フル状態である。

【０００７】 ｗ＝ｒ エンプティ状態の時ｅｍｐ信号がリードカウンタ８から出され、フル状態の時は ｆｕｌｌ信号がライトカウンタ１から出される。 この従来の回路では、書き込みクロックが入力される毎にライトカウンタ１が カウントアップされて、ライトポイント７はアドレス１からアドレス２、アドレ ス３と上昇し、ＦＩＦＯ入力ライン６はそれに応じてデータを書き込み、ライト カウンタ１は、ライトポインタの位置の信号をリードカウンタ８に入力する。

【０００８】 読み出し時にはリードカウンタ８は読み出しクロックに応じてカウントアップ し、リードポインタをデコーダ９を経てセレクタ５に入力して読み出すと共に、 リードポインタの信号をライトカウンタ１に入力する。 既述のようにライトポインタとリードポインタの相互の位置関係には一定の法 則があり、ライトカウンタ１はリードカウンタ８から入力されたリードポインタ の位置からカウントアップが可能かどうかを判断する必要があり、又、リードカ ウンタ８はライトカウンタ１からの入力されたライトポインタの位置からカウン トアップが可能かどうかを判断する必要があって、ライトカウンタ１とリードカ ウンタ８の２つの制御部としての機能部分を有することにより相互の関係を勘案 して、書き込みと読み出しを行う必要があるため、制御部としての機能は複雑に なっている。又、クロックはライトカウンタ１に入力される書き込みクロックと 、リードカウンタ８に入力される読み出しクロックとの２種類を必要としていて 、これも複雑性の要因となっている。

【０００９】 本考案は上記の点に鑑みてなされたもので、その目的は、単一のクロックで制 御し、リードとライトを同時に行いたい時に容易に制御し得るＦＩＦＯを実現す ることである。

【００１０】

【課題を解決するための手段】

前記の課題を解決する本考案は、ライト信号とリード信号とが入力され、ライ ト信号とクロックが入力されるとインクリーメントし、リード信号とクロックが 入力されるとディクリーメントするライトポインタを出力するアップダウンカウ ンタを有するＦＩＦＯポインタ部と、データ書き込みのためのダイレクトデータ ポートと、シフトされたデータを取り込むシフトデータポートを有する複数のレ ジスタと、最終段のレジスタからのデータを取り込んで出力するためのＤフリッ プフロップと、前記ＦＩＦＯポインタ部から入力されたライトポインタの信号を 解読して、次のデータを書き込むべきレジスタを指示する信号と、書き込まれて いるデータの最新データの位置を指示する信号とを出力し、更に前記アップダウ ンカウンタの出力のライトポインタの信号を解読して前記信号を出力すると共に ｆｕｌｌ信号とｅｍｐ信号をそれぞれの状態に応じて出力するデコーダとから成 るシフトレジスタ部とで構成されることを特徴とするものである。

【００１１】

【作用】

ＦＩＦＯポインタ部のアップダウンカウンタにライト信号が入力されるとクロ ックに応じてライトポインタはインクリーメントし、リード信号が入力されると クロックに応じてディクリメントして出力される。シフトレジスタ部ではデコー ダはライトポインタを解読してＷ₁ 信号とＷ₂ 信号を出力し、Ｗ₁ 信号とライト 信号がアクティーブの時にデータが書き込まれる。最新のデータ位置にはＷ₂ 信 号が“１”を出力している。リード時には各レジスタのシフトデータポートへ信 号が次々とシフトされてＤフリップフロップから入力順に出力される。

【００１２】

【実施例】

以下、図面を参照して本考案の実施例を詳細に説明する。 図１〜図３は本考案の一実施例の装置のブロック図である。図１は本実施例の 概略の構成を示す図である。図において、１１はＦＩＦＯに蓄えられたデータを 記憶しておくための複数のＤフリップフロップで構成されたシフトレジスタ部で 、ＦＩＦＯにデータが満杯になったことを示すｆｕｌｌ信号と空になったことを 示すｅｍｐ信号を出力する。

【００１３】 １２はアップダウンカウンタを持ち、シフトレジスタ部１１の何段目のレジス タにデータを書くかを示すＦＩＦＯポインタ部である。 図２はＦＩＦＯポインタ部１２の説明図で、（イ）図はＦＩＦＯポインタ部１ ２の回路のブロック図で、（ロ）図はその真理値表である。図において、２１は ライト信号が入力されると、入力されるクロック毎にカウントアップしてライト ポインタを出力し、リード信号が入力されるとクロック毎にカウントダウンする アップダウンカウンタである。出力されるライトポインタのカウント値はシフト レジスタ部１１にデータを書き込むべき段数を示している。この動作は（ロ）図 の真理値表の通りで、ライト信号とリード信号が共に“０”又は“１”の時はカ ウンタはホールドとなり、ライト信号のみが“１”の時はカウントはインクリー メントで、リード信号のみが“１”の時はディクリーメントとなる。

【００１４】 図３はシフトレジスタ部１１の内部回路の詳細を示すブロック図である。図に おいて、３１〜３５はそれぞれＤフリップフロップを用いて構成されるシフトレ ジスタで、ダイレクトにデータを取り込むダイレクトデータポートＤ_inと、前段 のレジスタのデータを取り込み、データをシフトさせるシフトデータポートＳ_in の２つのポートを持っている。

【００１５】 ３６はシフトレジスタ３５から送られてくるデータをＦＩＦＯ出力として取り 出すためのＤフリップフロップである。 ３７はＦＩＦＯポインタ部１２のアップダウンカウンタ２１からのライトポイ ンタの信号が入力されて、ライトイネーブル信号を出力するためのデコーダであ る。デコーダ３７からはＷ₁ 信号ライン３８とＷ₂ 信号ライン３９とが出ていて 、各レジスタ３１〜３５に接続されている。

【００１６】 Ｗ₁ 信号ライン３８は次にデータを書き込むべきレジスタに“１”を入力して おり、Ｗ₂ 信号ライン３９は書き込まれているデータの最新データの位置を指し ている（そのレジスタに“１”を入力している）。 各レジスタ３１〜３５への書き込みはライト信号と、Ｗ₁ 信号ライン３８から のライトイネーブル信号によって書き込まれ、読み出しはリード信号入力によっ て各レジスタ３１〜３５に書き込まれているデータを、図の右の方にシフトする ことによって行われる。デコーダ３７は又、ｆｕｌｌ信号とｅｍｐ信号を出力し ている。

【００１７】 次に上記のように構成された実施例の装置の動作を説明する。ライト信号とリ ード信号及びクロックがＦＩＦＯポインタ部１２とシフトレジスタ部１１に入力 される。ＦＩＦＯポインタ部１２ではライト信号がアップダウンカウンタ２１に 入力され、書き込み時のライト信号入力によりライトポインタ出力はインクリー メントされる。又、リード時のリード信号入力によりライトポインタ出力はディ クリーメントされる。

【００１８】 ライトポインタはデコーダ３７に入力されデコーダ３７はこれを解読して、レ ジスタ３１〜３５の何れかにＷ₁ 信号ライン３８を通して“１”を入力する。こ の状態で、ライト信号が入力されると、ＦＩＦＯデータがそのレジスタ３１〜３ ５に入力される。Ｗ₁ 信号ライン３８による“１”データの入力はレジスタ３５ から順に左方へ信号書き込み毎に移され、Ｗ₁ 信号は次に書き込むべきレジスタ ３１〜３５の位置にあり、Ｗ₂ 信号ライン３９による“１”データの入力位置は 書き込まれているデータの最新データの位置を示している。従って、レジスタ３ １にデータが書き込まれた場合にはＷ₁ 信号ラインの信号は消滅して、Ｗ₂ 信号 のみがレジスタ３１の位置を示すことになる。

【００１９】 読み出し時にはディクリーメントするリード信号入力毎にデータは右方にシフ トされてＤフリップフロップ３６から逐次出力される。 デコーダ３７はライトポインタによるＷ₁ 信号ライン３８の指示するレジスタ が最左端のレジスタ３１の時にｆｕｌｌ信号を出力し、最右端のレジスタ３５の 時にｅｍｐ信号を出力する。

【００２０】 この回路において、例えばフル状態にある場合に書き込みと読み出しを同時に 実施しようとする時、最左端のレジスタ３１以外のレジスタ３２〜３５のデータ は右方に移動して、読み出されるが最左端のレジスタ３１のデータは読み出しと 書き込みが同時に行われるため、一旦データを消して書き込む必要がある。併し 、データはＱ端子から次のレジスタ３２のＳ_in端子に滲み出しているため、書き 込みが行われても、データが失われることはない。従って、書き込みと読み出し を同時に行うことができる。

【００２１】 又、単一のクロックによりライト信号のインクリーメントとリード信号のディ クリーメントを行わせることができるので制御機能は簡単になり、回路構成はコ ンパクトになる。 更に、シフトレジスタ機能を用いてリードカウンタとリードアドレスポートを なくしたことにより、より簡単でコンパクトなＦＩＦＯを実現することができる 。

【００２２】

【考案の効果】

以上詳細に説明したように本考案によれば、単一のクロックで制御して、リー ドとライトを同時に行うことができるように制御することができて、実用上の効 果は大きい。

【図面の簡単な説明】

【図１】本考案の一実施例の概略の構成を示す図であ
る。

【図２】実施例のＦＩＦＯポインタ部の説明図で、
（イ）図はそのブロック図、（ロ）図はその真理値表で
ある。

【図３】実施例のシフトレジスタ部の構成の詳細を示す
ブロック図である。

【図４】従来の２ポートＲＡＭを用いたＦＩＦＯのブロ
ック図である。

【符号の説明】

１１ シフトレジスタ部 １２ ＦＩＦＯポインタ部 ２１ アップダウンカウンタ ３１〜３５ レジスタ ３６ Ｄフリップフロップ ３７ デコーダ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 ライト信号とリード信号とが入力され、
   ライト信号とクロックが入力されるとインクリーメント
   し、リード信号とクロックが入力されるとディクリーメ
   ントするライトポインタを出力するアップダウンカウン
   タ（２１）を有するＦＩＦＯポインタ部（１２）と、 データ書き込みのためのダイレクトデータポートと、シ
   フトされたデータを取り込むシフトデータポートを有す
   る複数のレジスタ（３１〜３５）と、最終段のレジスタ
   （３５）からのデータを取り込んで出力するためのＤフ
   リップフロップ（３６）と、前記ＦＩＦＯポインタ部
   （１２）から入力されたライトポインタの信号を解読し
   て、次のデータを書き込むべきレジスタ（３１〜３５）
   を指示する信号（Ｗ₁ ）と、書き込まれているデータの
   最新データの位置を指示する信号（Ｗ₂ ）とを出力し、
   更に前記アップダウンカウンタ（２１）の出力のライト
   ポインタの信号を解読して前記信号（Ｗ₁ ，Ｗ₂ ）を出
   力すると共にｆｕｌｌ信号とｅｍｐ信号をそれぞれの状
   態に応じて出力するデコーダ（３７）とから成るシフト
   レジスタ部（１１）とで構成されることを特徴とする先
   入れ先出しメモリ装置。