JPS6267633A - フア−ストインフア−ストアウトメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ファーストインファーストアウトメモリ制御
回路に関し、詳しくは、高速の中央制御装置と低速の端
末間のデータ転送を行うためのデータ転送速度変換用一
時記憶回路に関する。

従来の技術 従来、高速の中央制御装置から低速端末へのデータ転送
は、記憶容量の少ない高価なファーストインファースト
アウト（ＦＩＲ８Ｔ　−ＩＮ　ＦＩＲ８Ｔ　−０ＵＴ　
）メモ！Ｊ工０（以後ＦＩＦＯメモリＩＣと呼ぶ）を使
用し、データ転送速度変換用一時記憶回路を構成してい
た。

発明が解決しようとする問題点 しかしながら、上述の従来使用していたＦＩＦＯメモＩ
Ｊ　Ｉ　Ｃは記憶容量が少なく、高価なために、大容量
の一時記憶回路を構成する場合には多数のＦＩＦＯメモ
ＩＪ　Ｉ　Ｃを使用しなければならず、経済的に問題と
なる欠点があった。

本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することにある。

問題点を屏決するための手段 上記目的を達成する為に、本発明知係るデータ転送速度
変換用一時記憶回路は、データ書き込みパルスによりカ
ウントダウンする第１のカウンタと、データ読み出しパ
ルスによりカウントダウンし、データ書き込みパルスに
よりカウントアツプする第２のカウンタと、第１、第２
のカウンタ値の演算を行なう手段と、第１のカウンタ値
と、第１、第２のカウンタ値の演算値を選択する手段と
、転送データを一時記憶する手段と、前記＠／、第２の
カウンタに供給される書き込みパルス、読み出しパルス
の制御を行なう制御手段とを有して構成される。

実施例 次に本発明をその好ましい一実施例について第１図を参
照しながら具体的に説明する。

第１図は本発明の一実施例を示すブロック構成図である
。

第１図を参照するに、高速の中央制御装量からは書き込
み可／不可信号線１３をスキャンし、不可ならば次のも
理へ進み、可ならば書き込み信号線／２に制御信号線／
ダの読み出しモード書き込みモード制御信号ＣＮＴ　Ｋ
同期して書き込みパルスＷを送出してくる。そしてダウ
ンカウンタ７は、書き込みパルスＷの後縁にて、書き込
みパルスの数だけカウントダウンする。カウントダウン
値はＦＦからスター）ＬＦＦ、ＦＥ、ＦＤ・・・ｏｏ、
ＦＦ・・・と変化して行く。また同時にアップダウンカ
ウンタ６も書き込みパルスＷの後傍にてカウントアツプ
し、書き込みパルスの数だけカウントアツプされて行く
。アップダウンカウンタ６はＯＯからスタートシ、００
，０／、０コ、０３・・・（指定された値までカウント
アツプする）と変化して行く。しかし、カウントアツプ
して指定値になるとゲート５が閉じられ、書き込みパル
スＷはダウンカウンタ７及びアップダウンカウンタ６へ
供給されなくなり、端末装置側からの読み出し信号によ
りアップダウンカウンタ６が指定値よシ小さくなるまで
書き込み動作は停止し、ダブル書き込みを防止する。

また、低速の端末装置からは、読み出し可／不可信号線
デをスキャンし、不可ならば次の処理へ進み、可ならば
読み出し信号線１０へ制御信号線／ＩＩに供給されてい
る読み出しモード書き込みモード制御信号ＣＮＴに同期
して、読み出しパルスＲを送出してくる。アップダウン
カウンタ６は読み出し信号の後縁でパルスの数だけカウ
ントダウンされて行く。ここで、アップダウンカウンタ
基はカウント値がＯＯならばＮＯＲゲート亭によシゲー
トｊを閉じるために、端末からの読み出しパルスはアッ
プダウンカウンタ基には供給されず過剰読み出しを防止
する。

また、演算回路３はダウンカウンタ７の値とアップダウ
ンカウンタ基の値を加算し、メモリｌから読み出されて
いない先頭データのアドレスを作成する。セレクタコは
信号線滓の書き込み読み出しモード制御信号ＣＮＴによ
り、書き込みモード時にはダウンカランタフの信号を選
択し、読み出しモード時には、演算回路３の出力信号を
選択してメモリ／へ供給する。したがって、メモリ／に
は、書き込みモード時に書き込みアドレスを供給し、読
み出しモード時には読み出しアドレスを供給する。

たとえば、書き込みパルスＷが３回到来した場合には、
ダウンカウンタ７はＦＦからＦＥ、ＦＤ。

ＦＣとなり、１回目のデータはメモリ１０ＦＦアドレス
へ書き込まれ、コ回目のデータは、ＦＥアドレスへ、３
回目のデータはＦＤアドレスへ書き込まれる。この時同
時にアップダウンカウンタ６は００，０／、０コ、０３
と変化する。端末側は読み出し可／不可信号線デをスキ
ャンし、読み出しデータが有するために読み出し可とな
っているので、読み出し信号線１０へ読み出しパルスＲ
を送出する。１回目はダウンカランタフはＦＣで、アッ
プダウンカウンタ６はθ３となっているためだ。

読み出しアドレスはＦＣ＋ｏｓ＝ＦＦとなる。そして読
み出しモード時にメモリ１ＯＦＦアドレスのデータを読
み出し、−回目はＦＣ＋θ−−ＦＥのアドレスのデータ
、３回目はＦＣ＋０７＝ＦＤのアドレスのデータを読み
出す。

本構成により、まだメモリ／から読み出してぃない先頭
データから順に読み出すことができる。

したがって、メモリ／へ供給するアドレス信号の数を増
やすことによｐ　ＦＩＦＯメモリエＣと同機能で大容量
の一時記憶回路を構成することが出来る。

発明の詳細 な説明した様に、本発明によれば、大容量の一時記憶回
路を高価なＦＩＦＯメモリＩＣを使用せずに、簡単な論
理回路にて実現出来るため、低価格の大容量一時記憶回
路を容易に提供できる効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図である
。 ｌ・・・メモリ回路１．１・・・セレクタ回路、Ｊ・・
・演算回路、弘・・・ＮＯＲゲート、ｊ・・・ゲート、
６・・・アップダウンカウンタ、り・・・ダウンカウン
タ、！・・・ゲート、？・・・読み出し可／不可信号線
、１０・・・読み出し信号線、／／・・・初期設定信号
線、／コ・・・書き込み信号線、／３・・・書き込み可
／不可信号線、／ダ・・・読み出しモード書き込みモー
ド制御信号線、ｌｓ・・・メモリデータ信号線

Claims (1)

【特許請求の範囲】
1. 　高速の中央制御装置と低速端末間のデータ送受信を行
   なうデータ転送速度変換用一時記憶回路において、デー
   タ書き込みパルスによりカウントダウンする第１のカウ
   ンタと、データ読み出しパルスによりカウントダウンし
   且つデータ書き込みパルスによりカウントアツプする第
   ２のカウンタと、前記第１、第２のカウンタのカウント
   値の演算を行なう手段と、第１のカウンタ値と、第１、
   第２のカウンタ値の演算値を選択する手段と、転送デー
   タを一時記憶する手段と、前記第１、第２のカウンタに
   供給される書き込みパルス、読み出しパルスの制御を行
   なう制御手段とを具備することを特徴としたフアースト
   インフアーストアウトメモリ制御回路。