JPH04360574A - 半導体不揮発性メモリとそのプログラム方法 - Google Patents
半導体不揮発性メモリとそのプログラム方法Info
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- JPH04360574A JPH04360574A JP3162531A JP16253191A JPH04360574A JP H04360574 A JPH04360574 A JP H04360574A JP 3162531 A JP3162531 A JP 3162531A JP 16253191 A JP16253191 A JP 16253191A JP H04360574 A JPH04360574 A JP H04360574A
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- 238000000034 method Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical group Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体不揮発性メモリの
構造と、消去して書き込みを行うプログラム方法とに関
する。
構造と、消去して書き込みを行うプログラム方法とに関
する。
【０００２】
【従来の技術】図３のメモリセルを示す回路図と、図２
の不揮発性メモリを示す回路図とを用いて、従来の半導
体不揮発性メモリを説明する。
の不揮発性メモリを示す回路図とを用いて、従来の半導
体不揮発性メモリを説明する。
【０００３】半導体不揮発性メモリを構成する１つのメ
モリセル１３は、たとえば図３に示すように、情報を記
憶するメモリトランジスタ２３と、メモリの番地を選択
するアドレストランジスタ２１と、プログラムする際に
ソース電位と分離するためのアイソレーショントランジ
スタ２５とから構成する。そしてこのメモリセル１３を
複数個マトリックス状に配列して不揮発性メモリを構成
している。
モリセル１３は、たとえば図３に示すように、情報を記
憶するメモリトランジスタ２３と、メモリの番地を選択
するアドレストランジスタ２１と、プログラムする際に
ソース電位と分離するためのアイソレーショントランジ
スタ２５とから構成する。そしてこのメモリセル１３を
複数個マトリックス状に配列して不揮発性メモリを構成
している。
【０００４】図２は、図３に示したメモリセル１３を、
マトリックス状に配列した従来の不揮発性メモリの構成
を説明するための回路図である。
マトリックス状に配列した従来の不揮発性メモリの構成
を説明するための回路図である。
【０００５】ワード線１１と、ビット線１５との交差点
のそれぞれに、メモリセル１３を配置している。
のそれぞれに、メモリセル１３を配置している。
【０００６】このメモリセル１３は、すべて単一のウェ
ル１７の中に形成されている。このウェル１７とは、半
導体基板に形成する拡散領域であり、この半導体基板と
同じ導電型の不純物か、もしくは逆導電型の不純物を導
入した拡散領域のことである。
ル１７の中に形成されている。このウェル１７とは、半
導体基板に形成する拡散領域であり、この半導体基板と
同じ導電型の不純物か、もしくは逆導電型の不純物を導
入した拡散領域のことである。
【０００７】従来の半導体不揮発性メモリは、集積度を
上げるために、図２に示すように、すべてのメモリセル
１３は単一のウェル１７内に形成している。
上げるために、図２に示すように、すべてのメモリセル
１３は単一のウェル１７内に形成している。
【０００８】また、すべてのビット線１５の一方には、
データラッチ回路１９を配置している。
データラッチ回路１９を配置している。
【０００９】
【発明が解決しようとする課題】上述したような不揮発
性メモリの構成における各メモリセル１３を消去をして
書き込みを行うプログラムを行う際には、ワード線１１
毎にプログラムを行わなければならない。すなわち、ま
ずある１つのワード線１１を選択し、次にある１つのビ
ット線１５を選択して、所定のメモリセルのプログラム
を行う。
性メモリの構成における各メモリセル１３を消去をして
書き込みを行うプログラムを行う際には、ワード線１１
毎にプログラムを行わなければならない。すなわち、ま
ずある１つのワード線１１を選択し、次にある１つのビ
ット線１５を選択して、所定のメモリセルのプログラム
を行う。
【００１０】しかし、選択したある１つのワード線１１
に接続されているメモリセル１３でも、プログラムを行
わないビット線１５に接続されているメモリセル１３も
存在する。このため、選択したワード線１１に接続され
ているすべてのメモリセル１３のデータを消去する前に
、各メモリセル１３を接続しているビット線１５の一方
に接続したデータラッチ回路１９にメモリセル１３のデ
ータを転送する。
に接続されているメモリセル１３でも、プログラムを行
わないビット線１５に接続されているメモリセル１３も
存在する。このため、選択したワード線１１に接続され
ているすべてのメモリセル１３のデータを消去する前に
、各メモリセル１３を接続しているビット線１５の一方
に接続したデータラッチ回路１９にメモリセル１３のデ
ータを転送する。
【００１１】データラッチ回路１９にメモリセル１３の
データの転送が終了した後に、ワード線１１に接続され
ているすべてのメモリセル１３の、図３に示す、メモリ
トランジスタ２３のゲート電位を高電位にする。この結
果、選択したワード線１１に接続されているすべてのメ
モリセル１３のデータが消去される。
データの転送が終了した後に、ワード線１１に接続され
ているすべてのメモリセル１３の、図３に示す、メモリ
トランジスタ２３のゲート電位を高電位にする。この結
果、選択したワード線１１に接続されているすべてのメ
モリセル１３のデータが消去される。
【００１２】その後、書き込みを行うメモリセル１３は
、ビット線１５より、データを入力し、データラッチ回
路１９の内容を書換える。一方、書き込みを行わないメ
モリセル１３は、消去する前にデータラッチ回路１９に
転送したデータを使用して、メモリセル１３にデータの
書き込みを行う。
、ビット線１５より、データを入力し、データラッチ回
路１９の内容を書換える。一方、書き込みを行わないメ
モリセル１３は、消去する前にデータラッチ回路１９に
転送したデータを使用して、メモリセル１３にデータの
書き込みを行う。
【００１３】上述の半導体不揮発性メモリ構成であると
、プログラムを行なわないメモリセル１３も消去を行っ
ている。このため、メモリセルのデータを消去する前に
このメモリセルのデータを転送するデータラッチ回路１
９のような、メモリセル１３の周辺に設ける周辺回路が
必要となる。したがって、この周辺回路の構成が複雑に
なり、このデータラッチ回路１９があるため、半導体不
揮発性メモリのチップ面積が増加する。
、プログラムを行なわないメモリセル１３も消去を行っ
ている。このため、メモリセルのデータを消去する前に
このメモリセルのデータを転送するデータラッチ回路１
９のような、メモリセル１３の周辺に設ける周辺回路が
必要となる。したがって、この周辺回路の構成が複雑に
なり、このデータラッチ回路１９があるため、半導体不
揮発性メモリのチップ面積が増加する。
【００１４】本発明は、このような従来の課題を解決し
、周辺回路を複雑にすることなく、選択したワード線と
プログラムを行うビット線とが交差するメモリセルのデ
ータのみを、消去することが可能な半導体不揮発性メモ
リの構造と、消去して書き込みを行うプログラム方法と
を提供することを目的としている。
、周辺回路を複雑にすることなく、選択したワード線と
プログラムを行うビット線とが交差するメモリセルのデ
ータのみを、消去することが可能な半導体不揮発性メモ
リの構造と、消去して書き込みを行うプログラム方法と
を提供することを目的としている。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体不揮発性メモリは、下記記載の構成と
方法とを採用する。
に本発明の半導体不揮発性メモリは、下記記載の構成と
方法とを採用する。
【００１６】本発明の半導体不揮発性メモリの構成は、
すくなくともメモリトランジスタを有しウェルに形成す
るメモリセルをワード線とビット線との交差点に配置す
る半導体不揮発性メモリにおいて、このウェルは、１回
に消去、書き込みを行うビット線ごとに分離し、複数の
ウェルで構成し、１回に消去、書き込みを行うビット線
単位毎にメモリセルを形成するウェルを分離する。
すくなくともメモリトランジスタを有しウェルに形成す
るメモリセルをワード線とビット線との交差点に配置す
る半導体不揮発性メモリにおいて、このウェルは、１回
に消去、書き込みを行うビット線ごとに分離し、複数の
ウェルで構成し、１回に消去、書き込みを行うビット線
単位毎にメモリセルを形成するウェルを分離する。
【００１７】本発明の半導体不揮発性メモリのプログラ
ム方法は、ワード線に接続するメモリトランジスタのゲ
ート電位を高電位とし、消去、書き込みを行うビット線
を形成した第１のウェルの電位をサブストレート電位と
し、消去、書き込みを行なわないビット線を形成した第
２のウェルの電位を高電位とし、第１のウェルに形成し
たメモリトランジスタを消去し、その後、第１のウェル
のメモリトランジスタに情報の書き込みを行うことを特
徴とする。
ム方法は、ワード線に接続するメモリトランジスタのゲ
ート電位を高電位とし、消去、書き込みを行うビット線
を形成した第１のウェルの電位をサブストレート電位と
し、消去、書き込みを行なわないビット線を形成した第
２のウェルの電位を高電位とし、第１のウェルに形成し
たメモリトランジスタを消去し、その後、第１のウェル
のメモリトランジスタに情報の書き込みを行うことを特
徴とする。
【００１８】
【実施例】以下図面を用いて本発明の実施例を説明する
。本発明の半導体不揮発性メモリの構成を示す図１の回
路図と、半導体不揮発性メモリの１つのメモリセルを示
す図３の回路図と、本発明の半導体不揮発性メモリの構
造を示す図４の断面図とを参照して説明する。
。本発明の半導体不揮発性メモリの構成を示す図１の回
路図と、半導体不揮発性メモリの１つのメモリセルを示
す図３の回路図と、本発明の半導体不揮発性メモリの構
造を示す図４の断面図とを参照して説明する。
【００１９】メモリセル１３は、図３で示すように、メ
モリの番地を選択し、アドレストランジスタゲート３１
に接続するＮチャネルのアドレストランジスタ２１と、
情報を記憶し、メモリトランジスタゲート３３に接続す
るＮチャネルのメモリトランジスタ２２と、アイソレー
ショントランジスタゲート２９に接続し、プログラムす
る際にソース電位と分離するためのＮチャネルのアイソ
レーショントランジスタ２５とで構成する。ワード線１
１は、メモリトランジスタゲート３３と、アドレストラ
ンジスタゲート３１と、アイソレーショントランジスタ
ゲート２９とからなる。このメモリセル１３を各々のワ
ード線１１と、各々のビット線１５の交差点に配置する
。
モリの番地を選択し、アドレストランジスタゲート３１
に接続するＮチャネルのアドレストランジスタ２１と、
情報を記憶し、メモリトランジスタゲート３３に接続す
るＮチャネルのメモリトランジスタ２２と、アイソレー
ショントランジスタゲート２９に接続し、プログラムす
る際にソース電位と分離するためのＮチャネルのアイソ
レーショントランジスタ２５とで構成する。ワード線１
１は、メモリトランジスタゲート３３と、アドレストラ
ンジスタゲート３１と、アイソレーショントランジスタ
ゲート２９とからなる。このメモリセル１３を各々のワ
ード線１１と、各々のビット線１５の交差点に配置する
。
【００２０】メモリセル１３は、すくなくともメモリト
ランジスタ２３を含めばどのような構成でも良い。すな
わち、アイソレーショントランジスタ２５や、アドレス
トランジスタ２１は省略しても良い。さらにメモリトラ
ンジスタ２３は、フローティングゲート構造型のメモリ
や、ＭＮＯＳ構造型のメモリや、このＭＮＯＳ構造型メ
モリのゲート絶縁膜である窒化シリコン膜の上に酸化膜
を形成したＭＯＮＯＳ構造型のメモリなど、どのような
構造のものでも良い。さらに、メモリトランジスタ２３
は、導電型がＮチャネルだけでなく、Ｐチャネルでも良
い。ただし、メモリトランジスタ２３がＰチャネルの場
合は、アドレストランジスタ２１と、アイソレーション
トランジスタ２５とは、メモリトランジスタ２３と同じ
Ｐチャネルとなる。したがって、メモリセル１３を形成
するウェルはＮウェルとなる。
ランジスタ２３を含めばどのような構成でも良い。すな
わち、アイソレーショントランジスタ２５や、アドレス
トランジスタ２１は省略しても良い。さらにメモリトラ
ンジスタ２３は、フローティングゲート構造型のメモリ
や、ＭＮＯＳ構造型のメモリや、このＭＮＯＳ構造型メ
モリのゲート絶縁膜である窒化シリコン膜の上に酸化膜
を形成したＭＯＮＯＳ構造型のメモリなど、どのような
構造のものでも良い。さらに、メモリトランジスタ２３
は、導電型がＮチャネルだけでなく、Ｐチャネルでも良
い。ただし、メモリトランジスタ２３がＰチャネルの場
合は、アドレストランジスタ２１と、アイソレーション
トランジスタ２５とは、メモリトランジスタ２３と同じ
Ｐチャネルとなる。したがって、メモリセル１３を形成
するウェルはＮウェルとなる。
【００２１】図３を用いて説明したメモリセル１３を、
ワード線１１とビット線１５との交差点に配置し、マト
リックス状に配列するとき、本発明においては、図１に
示すように、メモリセル１３を形成するウェルを、１回
に消去、書き込みのプログラムを行うビット線１５毎、
たとえば第１のウェル１７ａと、第２のウェル１７ｂと
の２つのウェルに分離する。ここで第１のウェル１７ａ
と第２のウェル１７ｂとの導電型は、メモリトランジス
タ２３がＮチャネルであれば、Ｐ型となる。
ワード線１１とビット線１５との交差点に配置し、マト
リックス状に配列するとき、本発明においては、図１に
示すように、メモリセル１３を形成するウェルを、１回
に消去、書き込みのプログラムを行うビット線１５毎、
たとえば第１のウェル１７ａと、第２のウェル１７ｂと
の２つのウェルに分離する。ここで第１のウェル１７ａ
と第２のウェル１７ｂとの導電型は、メモリトランジス
タ２３がＮチャネルであれば、Ｐ型となる。
【００２２】それぞれの第１のウェル１７ａと第２のウ
ェル１７ｂには、１回にプログラムを行うビット数のビ
ット線１５に接続するメモリセル１３を形成する。各々
の第１のウェル１７ａと第２のウェル１７ｂとは、１回
にプログラムを行うビット数のビット線、例えば５１２
ビット、４Ｋビット単位毎に分離して形成する。
ェル１７ｂには、１回にプログラムを行うビット数のビ
ット線１５に接続するメモリセル１３を形成する。各々
の第１のウェル１７ａと第２のウェル１７ｂとは、１回
にプログラムを行うビット数のビット線、例えば５１２
ビット、４Ｋビット単位毎に分離して形成する。
【００２３】なお、図１に示した不揮発性メモリにおい
ては、図が繁雑になることを避けるため第１のウェル１
７ａと、第２のウェル１７ｂとの２つのウェルしか示し
ていないが、メモリ容量が増加した場合には、２つ以上
に分離したウェルを形成すれば良い。
ては、図が繁雑になることを避けるため第１のウェル１
７ａと、第２のウェル１７ｂとの２つのウェルしか示し
ていないが、メモリ容量が増加した場合には、２つ以上
に分離したウェルを形成すれば良い。
【００２４】次に以上の構成に基づく回路動作について
、図１を用いて説明する。選択したあるワード線１１と
、選択したあるビット線１５とに接続されているメモリ
セル１３を、消去、書き込みのプログラムを行う際には
、以下に記載の方法により行う。
、図１を用いて説明する。選択したあるワード線１１と
、選択したあるビット線１５とに接続されているメモリ
セル１３を、消去、書き込みのプログラムを行う際には
、以下に記載の方法により行う。
【００２５】選択したワード線１１に接続されているす
べての、図３に示すメモリセル１３のメモリトランジス
タゲート３３の電位を高電位にする。さらにプログラム
を行うビット線１５のウェル、たとえば第１のウェル１
７ａの電位を、図４の半導体不揮発性メモリを示す断面
図の、サブストレート４１の電位とする。さらにプログ
ラムを行わないビット線１５のウェル、たとえば第２の
Ｐウェル１７ｂの電位を、メモリトランジスタゲート３
３と同じ高電位にする。
べての、図３に示すメモリセル１３のメモリトランジス
タゲート３３の電位を高電位にする。さらにプログラム
を行うビット線１５のウェル、たとえば第１のウェル１
７ａの電位を、図４の半導体不揮発性メモリを示す断面
図の、サブストレート４１の電位とする。さらにプログ
ラムを行わないビット線１５のウェル、たとえば第２の
Ｐウェル１７ｂの電位を、メモリトランジスタゲート３
３と同じ高電位にする。
【００２６】この結果、第１のウェル１７ａの中に形成
し、選択されているワード線１１に接続したメモリセル
１３のメモリトランジスタ２３のデータは、図３で示す
メモリトランジスタゲート３３と、メモリトランジスタ
バルク３７間の電位、すなわちメモリトランジスタゲー
ト３３と第１のウェル１７ａ間の高電位により、消去さ
れる。
し、選択されているワード線１１に接続したメモリセル
１３のメモリトランジスタ２３のデータは、図３で示す
メモリトランジスタゲート３３と、メモリトランジスタ
バルク３７間の電位、すなわちメモリトランジスタゲー
ト３３と第１のウェル１７ａ間の高電位により、消去さ
れる。
【００２７】一方、第２のウェル１７ｂの中に形成し、
選択されているワード線１１に接続したメモリセル１３
のメモリトランジスタ２３のデータは、メモリトランジ
スタゲート３３とメモリトランジスタバルク３７間とが
同電位のため、データは消去されない。
選択されているワード線１１に接続したメモリセル１３
のメモリトランジスタ２３のデータは、メモリトランジ
スタゲート３３とメモリトランジスタバルク３７間とが
同電位のため、データは消去されない。
【００２８】データを書き込む場合には、その選択され
ているワード線１１に接続されているすべての、図３に
示す、メモリセル１３のメモリトランジスタゲート３３
の電位を、図４に示す、サブストレート４１電位にし、
書き込みをするビット線１５のウェル、例えば第１のウ
ェル１７ａを高電位にする。一方書き込みを行わない第
２のウェル１７ｂは、第１のウェル１７ａと同じ高電位
でも、サブストレート４１電位のどちらでもよい。
ているワード線１１に接続されているすべての、図３に
示す、メモリセル１３のメモリトランジスタゲート３３
の電位を、図４に示す、サブストレート４１電位にし、
書き込みをするビット線１５のウェル、例えば第１のウ
ェル１７ａを高電位にする。一方書き込みを行わない第
２のウェル１７ｂは、第１のウェル１７ａと同じ高電位
でも、サブストレート４１電位のどちらでもよい。
【００２９】書き込みを行いたいメモリセル１３に接続
されているビット線１５の電位を、第１のウェル１７ａ
と同じ高電位にすることによりメモリセル１３を書き込
むことができる。書き込みを行わないメモリセル１３は
、そのメモリセル１３に接続されているビット線１５を
、図４に示す、サブストレート４１電位にすることによ
り書き込みは行われない。
されているビット線１５の電位を、第１のウェル１７ａ
と同じ高電位にすることによりメモリセル１３を書き込
むことができる。書き込みを行わないメモリセル１３は
、そのメモリセル１３に接続されているビット線１５を
、図４に示す、サブストレート４１電位にすることによ
り書き込みは行われない。
【００３０】
【発明の効果】以上説明したように本発明によれば、選
択したワード線とプログラムを行うビット線との交差す
るメモリセルのデータをのみを消去することが可能とな
る。さらに従来必要であったデータラッチ回路が不要と
なり、半導体不揮発性メモリの周辺回路を従来よりも簡
略化する効果があり、半導体不揮発性メモリのチップ面
積を小さくできる。
択したワード線とプログラムを行うビット線との交差す
るメモリセルのデータをのみを消去することが可能とな
る。さらに従来必要であったデータラッチ回路が不要と
なり、半導体不揮発性メモリの周辺回路を従来よりも簡
略化する効果があり、半導体不揮発性メモリのチップ面
積を小さくできる。
【図１】本発明の半導体不揮発性メモリの構造を示す回
路図である。
路図である。
【図２】従来の半導体不揮発性メモリの構造を示す回路
図である。
図である。
【図３】本発明と従来例におけるメモリセルの構造を示
す回路図である。
す回路図である。
【図４】本発明の半導体不揮発性メモリの構造を示す断
面図である。
面図である。
１１ ワード線
１３ メモリセル
１５ ビット線
１７ａ 第１のウェル
１７ｂ 第２のウェル
１９ データラッチ回路
２３ メモリトランジスタ
４１ サブストレート
Claims (2)
- 【請求項１】 すくなくともメモリトランジスタを有
しウェルに形成するメモリセルをワード線とビット線と
の交差点に配置する半導体不揮発性メモリにおいて、前
記ウェルは、１回に消去、書き込みを行う前記ビット線
ごとに分離し、複数のウェルで構成することを特徴とす
る半導体不揮発性メモリ。 - 【請求項２】 ワード線に接続するメモリトランジス
タのゲートの電位を高電位とし、消去、書き込みを行う
ビット線を形成した第１のウェルの電位をサブストレー
ト電位とし、消去、書き込みを行なわないビット線を形
成した第２のウェルの電位を高電位として、前記第１の
ウェルに形成したメモリトランジスタを消去し、その後
、前記第１のウェルのメモリトランジスタに情報の書き
込みを行うことを特徴とする半導体不揮発性メモリのプ
ログラム方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162531A JPH04360574A (ja) | 1991-06-07 | 1991-06-07 | 半導体不揮発性メモリとそのプログラム方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162531A JPH04360574A (ja) | 1991-06-07 | 1991-06-07 | 半導体不揮発性メモリとそのプログラム方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360574A true JPH04360574A (ja) | 1992-12-14 |
Family
ID=15756387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162531A Pending JPH04360574A (ja) | 1991-06-07 | 1991-06-07 | 半導体不揮発性メモリとそのプログラム方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332502A (ja) * | 2004-05-20 | 2005-12-02 | Renesas Technology Corp | 半導体装置およびｉｃカード |
| JP2014207045A (ja) * | 2013-04-12 | 2014-10-30 | 華邦電子股▲ふん▼有限公司 | データ記憶装置、ならびにその製造および制御方法 |
-
1991
- 1991-06-07 JP JP3162531A patent/JPH04360574A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332502A (ja) * | 2004-05-20 | 2005-12-02 | Renesas Technology Corp | 半導体装置およびｉｃカード |
| JP2014207045A (ja) * | 2013-04-12 | 2014-10-30 | 華邦電子股▲ふん▼有限公司 | データ記憶装置、ならびにその製造および制御方法 |
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