JPH04361343A - パリティチェック回路 - Google Patents
パリティチェック回路Info
- Publication number
- JPH04361343A JPH04361343A JP3137340A JP13734091A JPH04361343A JP H04361343 A JPH04361343 A JP H04361343A JP 3137340 A JP3137340 A JP 3137340A JP 13734091 A JP13734091 A JP 13734091A JP H04361343 A JPH04361343 A JP H04361343A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- memory
- data
- circuit
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 44
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、パリティチェック回路
、特に、パリティチェック機構をもち高速メモリアクセ
スを実現する記憶装置のパリティチェック回路に関する
ものである。
、特に、パリティチェック機構をもち高速メモリアクセ
スを実現する記憶装置のパリティチェック回路に関する
ものである。
【０００２】
【従来の技術】記憶装置において一般にデータの真偽性
をチェックする方法としてパリティチェック方式が多く
用いられるが従来この種のパリティチェック方式におい
ては、読み出したデータとパリティによりそのメモリリ
ードサイクル内でデータの真偽を判定するように構成さ
れている。その様子を図３（ブロック図）および図４（
波形図）により説明する。
をチェックする方法としてパリティチェック方式が多く
用いられるが従来この種のパリティチェック方式におい
ては、読み出したデータとパリティによりそのメモリリ
ードサイクル内でデータの真偽を判定するように構成さ
れている。その様子を図３（ブロック図）および図４（
波形図）により説明する。
【０００３】図３に示すパリティチェック方式は、デー
タ部１２，パリティ部１３，パリティ発生／チェック回
路１４，判定回路１５は同じメモリバス上に配置される
為、同じメモリアクセスサイクル内でデータの真偽を判
定しなければならない。メモリデータリードサイクル時
の動作は、図４の波形図の如くシステムバスよりメモリ
に対して要求信号１ａがあるとメモリコントローラ１１
はデータリードに必要な制御信号１ｂを出力する。この
制御信号によって読み出されたデータ１ｃとパリティ１
ｄは、パリティ発生／チェック回路１４を通過し、その
結果を判定回路１５によってチェックされ、同じアクセ
スサイクル内でメモリコントローラ１により生成される
パリティエラーラッチタイミング信号１ｈの立上りエッ
ジｔ１１によってパリティエラーかどうかの情報がラッ
チされ外部に出力されるが、一般にパリティ発生／チェ
ック回路１４，判定回路１５の動作速度は非常に遅く、
仮にリードアクセスにおいてデータ部１２より読み出さ
れたデータの授受には問題無くても、パリティチェック
の結果判定がパリティエラーラッチタイミング信号１ｈ
の立上りエッジｔ１１までに終了しなければ、アクセス
サイクルを延長しなければならない事態がしばしばあり
、システム性を著しく低下させるものであった。
タ部１２，パリティ部１３，パリティ発生／チェック回
路１４，判定回路１５は同じメモリバス上に配置される
為、同じメモリアクセスサイクル内でデータの真偽を判
定しなければならない。メモリデータリードサイクル時
の動作は、図４の波形図の如くシステムバスよりメモリ
に対して要求信号１ａがあるとメモリコントローラ１１
はデータリードに必要な制御信号１ｂを出力する。この
制御信号によって読み出されたデータ１ｃとパリティ１
ｄは、パリティ発生／チェック回路１４を通過し、その
結果を判定回路１５によってチェックされ、同じアクセ
スサイクル内でメモリコントローラ１により生成される
パリティエラーラッチタイミング信号１ｈの立上りエッ
ジｔ１１によってパリティエラーかどうかの情報がラッ
チされ外部に出力されるが、一般にパリティ発生／チェ
ック回路１４，判定回路１５の動作速度は非常に遅く、
仮にリードアクセスにおいてデータ部１２より読み出さ
れたデータの授受には問題無くても、パリティチェック
の結果判定がパリティエラーラッチタイミング信号１ｈ
の立上りエッジｔ１１までに終了しなければ、アクセス
サイクルを延長しなければならない事態がしばしばあり
、システム性を著しく低下させるものであった。
【０００４】
【発明が解決しようとする課題】従来の技術は、メモリ
データリードサイクル時にメモリコントローラの出力す
る制御信号によって読み出されたデータとパリティは、
パリティ発生／チェック回路を通過しその真偽を判定回
路によってパリティエラーかどうかの判定をそのサイク
ル内で行うが、一般にこのパリティ発生／チェック回路
および判定回路の動作速度は非常に遅い為、ホストとの
データの授受には、問題無くてもパリティチェックが終
了しなければサイクルを延長しなければならずシステム
性能を著しく低下させるという欠点があった。
データリードサイクル時にメモリコントローラの出力す
る制御信号によって読み出されたデータとパリティは、
パリティ発生／チェック回路を通過しその真偽を判定回
路によってパリティエラーかどうかの判定をそのサイク
ル内で行うが、一般にこのパリティ発生／チェック回路
および判定回路の動作速度は非常に遅い為、ホストとの
データの授受には、問題無くてもパリティチェックが終
了しなければサイクルを延長しなければならずシステム
性能を著しく低下させるという欠点があった。
【０００５】本発明の目的は上記欠点を改善し読み出し
たデータとパリティを一旦ラッチ回路でラッチしメモリ
バスの動作を終了しその後パリティチェックを行うこと
により動作をパイプライン化しメモリを最速のサイクル
でアクセスできるようにすることによりシステム性能を
向上させるものである。
たデータとパリティを一旦ラッチ回路でラッチしメモリ
バスの動作を終了しその後パリティチェックを行うこと
により動作をパイプライン化しメモリを最速のサイクル
でアクセスできるようにすることによりシステム性能を
向上させるものである。
【０００６】
【課題を解決するための手段】本発明のパリティチェッ
ク回路は、データ部とパリティ部とで構成されるメモリ
とそれらメモリに対しリード／ライトに必要な制御信号
を出力するメモリコントローラと、メモリデータライト
時にライトパリティを発生するパリティ発生回路と、メ
モリデータリード時リードデータ，リードパリティをメ
モリコントローラよりのタイミング信号でラッチしメモ
リバスから分離するためのラッチ回路と、ラッチ回路の
出力内容によりアクセスサイクル後パリティエラーかど
うかを判定するパリティチェック／判定回路とを備える
ことによって構成される。
ク回路は、データ部とパリティ部とで構成されるメモリ
とそれらメモリに対しリード／ライトに必要な制御信号
を出力するメモリコントローラと、メモリデータライト
時にライトパリティを発生するパリティ発生回路と、メ
モリデータリード時リードデータ，リードパリティをメ
モリコントローラよりのタイミング信号でラッチしメモ
リバスから分離するためのラッチ回路と、ラッチ回路の
出力内容によりアクセスサイクル後パリティエラーかど
うかを判定するパリティチェック／判定回路とを備える
ことによって構成される。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１は、本発明の一実施例を示すブロック図、図２は
その動作を説明するための波形図である。
。図１は、本発明の一実施例を示すブロック図、図２は
その動作を説明するための波形図である。
【０００８】図１においてパリティチェック／判定回路
５はラッチ回路７によってメモリバスから分離され、動
作をパイプライニングさせることによりメモリアクセス
サイクルを最短時間で行い、なおかつパリティチェック
／判定回路５の応答時間に余裕をもたせることにより高
速メモリアクセスを可能にしシステム性能向上を計る。 その時の動作を図２により説明する。
５はラッチ回路７によってメモリバスから分離され、動
作をパイプライニングさせることによりメモリアクセス
サイクルを最短時間で行い、なおかつパリティチェック
／判定回路５の応答時間に余裕をもたせることにより高
速メモリアクセスを可能にしシステム性能向上を計る。 その時の動作を図２により説明する。
【０００９】メモリリードサイクル時システムバスより
要求信号ａがあるとメモリコントローラ１によりアクセ
スに必要な制御信号ｂが生成されこの制御信号によりメ
モリからデータｃおよびパリティｄが読み出される。こ
れらはホストがデータを引き取ることができるｔ１ で
一旦ラッチ回路７にメモリコントローラ１から出力され
るラッチタイミング信号ｅの立上りエッジによりラッチ
され又ホスト側のアクセスサイクルは終了される。
要求信号ａがあるとメモリコントローラ１によりアクセ
スに必要な制御信号ｂが生成されこの制御信号によりメ
モリからデータｃおよびパリティｄが読み出される。こ
れらはホストがデータを引き取ることができるｔ１ で
一旦ラッチ回路７にメモリコントローラ１から出力され
るラッチタイミング信号ｅの立上りエッジによりラッチ
され又ホスト側のアクセスサイクルは終了される。
【００１０】一方この時点よりシステムバスでは次のサ
イクルが開始されるが、パリティチェック／判定回路５
では前アクセスでの真偽が判定されその結果がｔ２ の
時点で決定される。この結果を外部信号として出力する
為ｔ３ でメモリコントローラ１より出力されるパリテ
ィエラーラッチタイミング信号ｈによりラッチされ外部
信号として出力される。
イクルが開始されるが、パリティチェック／判定回路５
では前アクセスでの真偽が判定されその結果がｔ２ の
時点で決定される。この結果を外部信号として出力する
為ｔ３ でメモリコントローラ１より出力されるパリテ
ィエラーラッチタイミング信号ｈによりラッチされ外部
信号として出力される。
【００１１】このようにシステムバスからのアクセス要
求によるサイクルとパリティチェックの動作をオーバー
ラップさせることによりメモリアクセスサイクルを最短
で行うことができる為高速メモリアクセスが可能となり
システム性能を向上することができる。
求によるサイクルとパリティチェックの動作をオーバー
ラップさせることによりメモリアクセスサイクルを最短
で行うことができる為高速メモリアクセスが可能となり
システム性能を向上することができる。
【００１２】
【発明の効果】本発明のパリティチェック回路は、ホス
トがリードデータを引き取ることのできる最短のメモリ
アクセスサイクルを決定することができる為高速メモリ
アクセスが可能となりシステム性能を向上できる効果が
ある。
トがリードデータを引き取ることのできる最短のメモリ
アクセスサイクルを決定することができる為高速メモリ
アクセスが可能となりシステム性能を向上できる効果が
ある。
【図１】本発明の一実施例のブロック図である。
【図２】図１の動作を説明する波形図である。
【図３】従来の一例を示すブロック図である。
【図４】図３の動作を説明する波形図である。
１，１１ メモリコントローラ
２，１２ データ部
３，１３ パリティ部
４ パリティ発生回路
５ パリティチェック／判定回路６，１６
バッファ ７ ラッチ回路 １４ パリティ発生／チェック回路１５
判定回路
バッファ ７ ラッチ回路 １４ パリティ発生／チェック回路１５
判定回路
Claims (1)
- 【請求項１】 パリティメモリチェック機構をもつメ
モリとそれらメモリに対するリード／ライトに必要な制
御信号を出力するメモリコントローラと、メモリデータ
ライト時にライトパリティを発生するパリティ発生回路
と、メモリデータリード時リードデータ，リードパリテ
ィをメモリコントローラよりのタイミング信号でラッチ
しメモリバスから分離するラッチ回路と、ラッチ回路の
出力内容によりアクセスサイクル後パリティエラーかど
うかを判定するパリティチェック／判定回路とを備える
ことを特徴とするパリティチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137340A JPH04361343A (ja) | 1991-06-10 | 1991-06-10 | パリティチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137340A JPH04361343A (ja) | 1991-06-10 | 1991-06-10 | パリティチェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361343A true JPH04361343A (ja) | 1992-12-14 |
Family
ID=15196361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3137340A Pending JPH04361343A (ja) | 1991-06-10 | 1991-06-10 | パリティチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04361343A (ja) |
-
1991
- 1991-06-10 JP JP3137340A patent/JPH04361343A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001017 |