JPS5819785A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS5819785A JPS5819785A JP56119700A JP11970081A JPS5819785A JP S5819785 A JPS5819785 A JP S5819785A JP 56119700 A JP56119700 A JP 56119700A JP 11970081 A JP11970081 A JP 11970081A JP S5819785 A JPS5819785 A JP S5819785A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- signal
- memory
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプロセサへ下におけるメモリへのアクセスを制
御するメモリアクセス制御方式に門する。
御するメモリアクセス制御方式に門する。
キャシュメモリが設けられた処理装置においては、主記
憶の一部の情報は前記キャシュメモリに蓄えられている
。このキャシュメモリには高速の集積回路（ＩＣ）が用
いられるので、処理速度が著しく向上する。一般にキャ
シュメモリのアクセス時間は、主記憶のアクセス時間よ
９２倍以上速い。このため主記憶の１サイクルタイム内
に、キャシュメモリへは少くも２回アクセスが可能であ
る。従ってキャシュメモリ制御部は、処理装置から第１
のアドレスデータＡ、を受けて制御を行ったのち、直ち
にキャシュメそりのアドレスカウンタをＪｔｊ ｌｔｌ
、させ、その値をＡ１＋１としておく。次に処理装置か
ら第２のアドレスデータＡ！を受けた際、この人、と前
記アドレスカウンタの値（Ａ１＋１）との比較１判別を
行い、もし人＝（Ａ１＋１）であれば、キャシュメモリ
から直ちにデータの読出しが可能となる。すなわちメモ
リアクセスの先行詞’ｌ１ｉｌ＋を行うことができる。
憶の一部の情報は前記キャシュメモリに蓄えられている
。このキャシュメモリには高速の集積回路（ＩＣ）が用
いられるので、処理速度が著しく向上する。一般にキャ
シュメモリのアクセス時間は、主記憶のアクセス時間よ
９２倍以上速い。このため主記憶の１サイクルタイム内
に、キャシュメモリへは少くも２回アクセスが可能であ
る。従ってキャシュメモリ制御部は、処理装置から第１
のアドレスデータＡ、を受けて制御を行ったのち、直ち
にキャシュメそりのアドレスカウンタをＪｔｊ ｌｔｌ
、させ、その値をＡ１＋１としておく。次に処理装置か
ら第２のアドレスデータＡ！を受けた際、この人、と前
記アドレスカウンタの値（Ａ１＋１）との比較１判別を
行い、もし人＝（Ａ１＋１）であれば、キャシュメモリ
から直ちにデータの読出しが可能となる。すなわちメモ
リアクセスの先行詞’ｌ１ｉｌ＋を行うことができる。
本発明は上記の点に着目したものであり、処理装置の処
理効率を向上するメモリアクセスｆｌｉｌＪ Ｏ１ｌ方
式の提供を目的とする。
理効率を向上するメモリアクセスｆｌｉｌＪ Ｏ１ｌ方
式の提供を目的とする。
本発明は、主記憶装置と、キャシュメモリと、前記キャ
シュメモリのアドレスを定めるアドレスカウンタと、処
理装置とで構成され、第１の時点に設定された前記アド
レスカウンタの第１アドレスと前記キャシュメモリから
読出された第２のアドレスとを比較する第１の比較手段
と、前記第１のアドレスと第２の時点に前記処理装置か
ら発せられる第３のアドレスとを比較する第２の比較手
段と、前記アドレスカウンタをプラス１だけ歩進せしめ
る手段と、該歩進法みの信号と前記第１の比較手段の出
力信号とを判別する手段とを備え、前記第１のアドレス
と第２のアドレスが一致したとき且つ前記第１のアドレ
スと前記第３のアドレスとが一致したとき該第１のアド
レスで定まるキャシュメモリ内のデータを前記処理装置
へ転送せしめることを特徴とするメモリ制御方式である
。
シュメモリのアドレスを定めるアドレスカウンタと、処
理装置とで構成され、第１の時点に設定された前記アド
レスカウンタの第１アドレスと前記キャシュメモリから
読出された第２のアドレスとを比較する第１の比較手段
と、前記第１のアドレスと第２の時点に前記処理装置か
ら発せられる第３のアドレスとを比較する第２の比較手
段と、前記アドレスカウンタをプラス１だけ歩進せしめ
る手段と、該歩進法みの信号と前記第１の比較手段の出
力信号とを判別する手段とを備え、前記第１のアドレス
と第２のアドレスが一致したとき且つ前記第１のアドレ
スと前記第３のアドレスとが一致したとき該第１のアド
レスで定まるキャシュメモリ内のデータを前記処理装置
へ転送せしめることを特徴とするメモリ制御方式である
。
以下、本発明を図面によって説明する。第１図は本発明
の一実施例を説明するブロック図、第２０は本発明の一
実施例をπＩ（１明するフローチャートであり、１はア
ドレスカウンタ、２は加算メモリ、３はキャシュメモリ
、４，５は比較部、６は処理装置、７，１３はＯＲ回路
、８，９．１２はＭ山口路、１０はセットパルス発生部
、１１はアドレス発生部、１４は読取指令発生部、１５
はレジスタ部、１６は処Ｊ・Ｕ部、１７は判別部、１８
は上記ｔ（検装置ｊ：ｉ 、 Ａ Ｉ−ｊアドレスデー
タ、Ｂは出力信号、Ｃは読取指令、Ｅ、Ｆは不一致信号
、Ｇは加算済み信号、ＩＩ、 、Ｈ，はヒツト信号、
Ｓはセット信号、ａはアドレス部、ａｌは上位アドレス
、ａｆはアドレスデータ、ａ２’！：ｌ：下位アドレス
、ｄはデータ部である。第１図における加ｎメモリ２は
、アドレスカウンタが加算（＋１）されたことを記憶す
るメモリであり、加算済み信号Ｇは、その加算済み状態
を示す信号である。壕だキャシュメモリ３はアドレス部
ａとデータ部ｄとで構成され、アドレス部ａには、アド
レスデータＡの上位バイトが格 ３− 悄されている。第１図において、最初Ｃ第１の時点）に
、アドレスカウンタ内の下位アドレスａ２によシキャシ
瓢メモリ３にアクセスし、アドレス部Ｒからアドレスデ
ータａ／、を読出し、このａｌ、と前記アドレスカウン
タの上位アドレスａ、との比較を、比較部５で行う。上
述のようにアドレスａ１はアドレスデータＡの上位バイ
トであるので、ａｌとａｌ、 の両者が一致した場合
には比較部５からヒツト信号Ｈ１を発する。このヒツト
信号Ｈ，は、キャシュメモリ３のアドレスａ２のデータ
部ｄより、データｄ１を読出し、これを処理装置６へ転
送する。データｄ１はＡＮＤ回路９．ＯＲ回路１３を経
てレジスタ部１５にセットされる。次に判別部１７はヒ
ツト信号Ｈ，と、加算済み信号Ｇとを判別する。すなわ
ち比較部５からヒツト信号Ｈ８が出力され、しかもアド
レスカウンタ１が加算（＋１）済みであれば、判別部１
７から出力信号Ｂを出力する。この出力信号Ｂによシ、
比較部４において、アドレスカウンタ１のアドレス（ａ
Ｘ 及４− トさ７するアドレスデータＡとの比較を行う。この両者
が一致したとき、ヒツト信号■Ｉ２が発せられ、とのた
めキャシュメモリ内のデータｄ１が取出されて、り１理
装置６へ転送される。データｄ、はＡＮＤ回路８、ＯＲ
回路１３を経て、レジスタ部１５にセットされる。換言
す牡ば、処理装置６からのアドレスデータ四をアドレス
カウンタ１にセットして、キャシュメモリ３からデータ
を読出したのち、該アドレスカウンタ１を歩進（プラス
１）しておく。次に処理装置６から発せられるアドレス
データ（Ａｔ）とアドレスデータ（Ａｔ）とが一致した
のでちるから、直ちにキャシュメモリ３からデータの読
出しを行うものである。
の一実施例を説明するブロック図、第２０は本発明の一
実施例をπＩ（１明するフローチャートであり、１はア
ドレスカウンタ、２は加算メモリ、３はキャシュメモリ
、４，５は比較部、６は処理装置、７，１３はＯＲ回路
、８，９．１２はＭ山口路、１０はセットパルス発生部
、１１はアドレス発生部、１４は読取指令発生部、１５
はレジスタ部、１６は処Ｊ・Ｕ部、１７は判別部、１８
は上記ｔ（検装置ｊ：ｉ 、 Ａ Ｉ−ｊアドレスデー
タ、Ｂは出力信号、Ｃは読取指令、Ｅ、Ｆは不一致信号
、Ｇは加算済み信号、ＩＩ、 、Ｈ，はヒツト信号、
Ｓはセット信号、ａはアドレス部、ａｌは上位アドレス
、ａｆはアドレスデータ、ａ２’！：ｌ：下位アドレス
、ｄはデータ部である。第１図における加ｎメモリ２は
、アドレスカウンタが加算（＋１）されたことを記憶す
るメモリであり、加算済み信号Ｇは、その加算済み状態
を示す信号である。壕だキャシュメモリ３はアドレス部
ａとデータ部ｄとで構成され、アドレス部ａには、アド
レスデータＡの上位バイトが格 ３− 悄されている。第１図において、最初Ｃ第１の時点）に
、アドレスカウンタ内の下位アドレスａ２によシキャシ
瓢メモリ３にアクセスし、アドレス部Ｒからアドレスデ
ータａ／、を読出し、このａｌ、と前記アドレスカウン
タの上位アドレスａ、との比較を、比較部５で行う。上
述のようにアドレスａ１はアドレスデータＡの上位バイ
トであるので、ａｌとａｌ、 の両者が一致した場合
には比較部５からヒツト信号Ｈ１を発する。このヒツト
信号Ｈ，は、キャシュメモリ３のアドレスａ２のデータ
部ｄより、データｄ１を読出し、これを処理装置６へ転
送する。データｄ１はＡＮＤ回路９．ＯＲ回路１３を経
てレジスタ部１５にセットされる。次に判別部１７はヒ
ツト信号Ｈ，と、加算済み信号Ｇとを判別する。すなわ
ち比較部５からヒツト信号Ｈ８が出力され、しかもアド
レスカウンタ１が加算（＋１）済みであれば、判別部１
７から出力信号Ｂを出力する。この出力信号Ｂによシ、
比較部４において、アドレスカウンタ１のアドレス（ａ
Ｘ 及４− トさ７するアドレスデータＡとの比較を行う。この両者
が一致したとき、ヒツト信号■Ｉ２が発せられ、とのた
めキャシュメモリ内のデータｄ１が取出されて、り１理
装置６へ転送される。データｄ、はＡＮＤ回路８、ＯＲ
回路１３を経て、レジスタ部１５にセットされる。換言
す牡ば、処理装置６からのアドレスデータ四をアドレス
カウンタ１にセットして、キャシュメモリ３からデータ
を読出したのち、該アドレスカウンタ１を歩進（プラス
１）しておく。次に処理装置６から発せられるアドレス
データ（Ａｔ）とアドレスデータ（Ａｔ）とが一致した
のでちるから、直ちにキャシュメモリ３からデータの読
出しを行うものである。
比較部５において、不一致信号Ｅが発せられた場合には
、この不一致信号ＥはＯＲ回路７を経てセットパルス発
生部をトリガーする。発生されたセットパルスＳはアド
レスカウンタ１に達し、処理装置６からのアドレスデー
タＡをセットする。
、この不一致信号ＥはＯＲ回路７を経てセットパルス発
生部をトリガーする。発生されたセットパルスＳはアド
レスカウンタ１に達し、処理装置６からのアドレスデー
タＡをセットする。
一方、不一致信号は処理装置６へ送られ、読取指ら牡、
主記憶装置１８のデータｄ２はＡＮＤ回路１２、ＯＲ，
回路１３を経て、レジスタ部１５にセットされる。
主記憶装置１８のデータｄ２はＡＮＤ回路１２、ＯＲ，
回路１３を経て、レジスタ部１５にセットされる。
比較部４において、不一致信号Ｆが発せられた場合、こ
の信号はＯＲ回路７を経てセットパルス発生部をトリガ
ーするので、発生されたセットパルスＳはアドレスカウ
ンタ１（で達し、アドレスデータＡをセットする。一方
、不一ν（信号Ｆは比較部５に達して上位アドレスａ１
とアドレスデータａ１との比較を行う。この比較動作は
既述と同じである。第２図は以上に説明した動作順序を
示すフローチャートである。
の信号はＯＲ回路７を経てセットパルス発生部をトリガ
ーするので、発生されたセットパルスＳはアドレスカウ
ンタ１（で達し、アドレスデータＡをセットする。一方
、不一ν（信号Ｆは比較部５に達して上位アドレスａ１
とアドレスデータａ１との比較を行う。この比較動作は
既述と同じである。第２図は以上に説明した動作順序を
示すフローチャートである。
以上のように本発明は、キャシュメモリの高速性を生か
し、キャシュメモリのアドレスカウンタを予め歩進させ
ておくことにより、処理装置からのキャシュメモリへの
アクセス時間を短縮せしめたものであシ、処理効率を著
しく向上しうる利点を有する。
し、キャシュメモリのアドレスカウンタを予め歩進させ
ておくことにより、処理装置からのキャシュメモリへの
アクセス時間を短縮せしめたものであシ、処理効率を著
しく向上しうる利点を有する。
第１図は本発明の一実施例を説明するブロック図、ｆｆ
＋’＋＋ ２図は不発明の一笑施例を説明するフローチ
ャートであシ、図中に用いた符号は次の通である０ １ζ−１ニアドレスカウンタ ２は力１１７：メモリ、
３はキャシュメモリ、４，５は比較部、６は処理装仕孕
、７．１３はＯＲ回路、８，９．１２はＡＮＤ回路、１
０はセットパルス発生部、１１はアドレス発生部、１４
は読取指令発生部、１５はレジスタ部、１６は処理部、
１７は判別部、１８は主記憶装着、Ａはアドレスデータ
、Ｂは出力信号、ｃｉ、［Ｉ’Ｗ取指全指令、Ｆは不一
致信号、Ｇは力峙γ済み信号、Ｈｌ。 ■■２はヒツト信号、Ｓはセット信号、ａけアドレス部
、ａＩは上位アドレス、ａ′、はアドレスデータ、ａ、
は下位アドレス、ｄはデータ部を示す。
＋’＋＋ ２図は不発明の一笑施例を説明するフローチ
ャートであシ、図中に用いた符号は次の通である０ １ζ−１ニアドレスカウンタ ２は力１１７：メモリ、
３はキャシュメモリ、４，５は比較部、６は処理装仕孕
、７．１３はＯＲ回路、８，９．１２はＡＮＤ回路、１
０はセットパルス発生部、１１はアドレス発生部、１４
は読取指令発生部、１５はレジスタ部、１６は処理部、
１７は判別部、１８は主記憶装着、Ａはアドレスデータ
、Ｂは出力信号、ｃｉ、［Ｉ’Ｗ取指全指令、Ｆは不一
致信号、Ｇは力峙γ済み信号、Ｈｌ。 ■■２はヒツト信号、Ｓはセット信号、ａけアドレス部
、ａＩは上位アドレス、ａ′、はアドレスデータ、ａ、
は下位アドレス、ｄはデータ部を示す。
Claims (1)
- 主記憶装置と、キャシュメモリと、前記キャシュメモリ
のアドレスを定めるアドレスカウンタと、処理装置とで
構成され、第１の時点に設定された前記アドレスカウン
タの第１アドレスと前記キャシュメモリから読出された
第２のアドレスとを比較する第１の比較手段と、前記第
１のアドレスと第２の時点に前記処理装置から発せられ
る第３のアドレスとを比較する第２の比較手段と、前記
アドレスカウンタをプラス１だけ歩進せしめる手段と、
該歩進済みの信号と前記第１の比較手段の出力信号とを
判別する手段とを備え、前記第１のアドレスと第２のア
ドレスが一致したとき又は前記第１のアドレスと前記第
３のアドレスとが一致したとき該第１のアドレスで定ま
るキヤメモリ内のデータを前記処理装置へ転送せしめる
ことを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119700A JPS5819785A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119700A JPS5819785A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819785A true JPS5819785A (ja) | 1983-02-04 |
| JPH0250498B2 JPH0250498B2 (ja) | 1990-11-02 |
Family
ID=14767905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56119700A Granted JPS5819785A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819785A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258063A (ja) * | 1985-05-07 | 1986-11-15 | 日本染色機械株式会社 | 長尺繊維製品処理装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099046A (ja) * | 1973-12-28 | 1975-08-06 | ||
| JPS5265628A (en) * | 1975-11-28 | 1977-05-31 | Hitachi Ltd | Information processing device |
| JPS53134335A (en) * | 1977-04-28 | 1978-11-22 | Fujitsu Ltd | Memory control system |
| JPS5680871A (en) * | 1979-12-06 | 1981-07-02 | Fujitsu Ltd | Buffer memory control system |
-
1981
- 1981-07-30 JP JP56119700A patent/JPS5819785A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099046A (ja) * | 1973-12-28 | 1975-08-06 | ||
| JPS5265628A (en) * | 1975-11-28 | 1977-05-31 | Hitachi Ltd | Information processing device |
| JPS53134335A (en) * | 1977-04-28 | 1978-11-22 | Fujitsu Ltd | Memory control system |
| JPS5680871A (en) * | 1979-12-06 | 1981-07-02 | Fujitsu Ltd | Buffer memory control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258063A (ja) * | 1985-05-07 | 1986-11-15 | 日本染色機械株式会社 | 長尺繊維製品処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250498B2 (ja) | 1990-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4757439A (en) | Memory bus architecture | |
| JPS5819785A (ja) | メモリアクセス制御方式 | |
| KR920010977B1 (ko) | 개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture) | |
| JP3096382B2 (ja) | Ｄｍａ回路 | |
| JP2581484B2 (ja) | データ処理システム | |
| JP2003051190A (ja) | 半導体記憶装置と、記憶装置にバーストモードをセットする装置及び方法 | |
| JP2594919B2 (ja) | ロジックｌｓｉ | |
| JPH01193961A (ja) | アドレス変換装置 | |
| JPS58220567A (ja) | 画像デ−タ圧縮方式 | |
| JPH02184971A (ja) | 情報処理装置 | |
| KR980011450A (ko) | 고속 메모리장치 | |
| JPH0721083A (ja) | メモリ読み出し装置 | |
| JPS59140685A (ja) | 階層式キヤツシユメモリを有するデ−タ処理装置 | |
| JPS58168133A (ja) | チヤネル動的アドレス変換方式 | |
| JP2000059283A (ja) | フレーム格納装置及び方法 | |
| JPH1097788A (ja) | 情報処理装置 | |
| JPH04361343A (ja) | パリティチェック回路 | |
| JPS6380324A (ja) | マイクロコンピユ−タ回路 | |
| JPH04239942A (ja) | アドレス変換バッファ装置 | |
| JPS6175943A (ja) | アドレス変換装置 | |
| JPH11184751A (ja) | メモリ制御回路及びメモリ装置 | |
| JPH05298179A (ja) | メモリ制御システム | |
| JPH02250135A (ja) | キヤッシュメモリシステムの制御方法およびそのためのタイミング制御回路 | |
| JPH0352066A (ja) | ブロックデータ無効化処理方式 | |
| JPS6175944A (ja) | アドレス変換装置 |