JPH04361420A - 電圧比較回路 - Google Patents
電圧比較回路Info
- Publication number
- JPH04361420A JPH04361420A JP13735991A JP13735991A JPH04361420A JP H04361420 A JPH04361420 A JP H04361420A JP 13735991 A JP13735991 A JP 13735991A JP 13735991 A JP13735991 A JP 13735991A JP H04361420 A JPH04361420 A JP H04361420A
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- JP
- Japan
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- comparator
- input terminal
- state buffer
- whose
- output terminal
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- Pending
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電圧比較回路に関し、特
にオープンドレイン（あるいはオープンコレクタ）形の
コンパレータを用いた電圧比較回路に関する。
にオープンドレイン（あるいはオープンコレクタ）形の
コンパレータを用いた電圧比較回路に関する。
【０００２】
【従来の技術】従来のこの種の電圧比較回路は、図３に
示すようにオープンドレイン（あるいはオープンコレク
タ）形のコンパレータ５と、プルアップ抵抗Ｒ０ とを
有し構成されている。
示すようにオープンドレイン（あるいはオープンコレク
タ）形のコンパレータ５と、プルアップ抵抗Ｒ０ とを
有し構成されている。
【０００３】
【発明が解決しようとする課題】上述した従来の電圧比
較回路では、コンパレータ５の非反転入力端子（＋）の
電位をＶ１ ボルト、反転入力端子（−）の電位をＶ２
ボルト、出力電位をＶ０ ボルト、プルアップ電源の
電位をＶＤＤボルトとすると、Ｖ１ ＜Ｖ２ のとき、 Ｖ０ ＝０ となり、プルアップ抵抗Ｒ０ に Ｉ＝ＶＤＤ／Ｒ０ なる電流が流れ、 Ｐ０ ＝（ＶＤＤ）２ ／Ｒ０ なる電力がプルアップ抵抗Ｒ０ で消費される。
較回路では、コンパレータ５の非反転入力端子（＋）の
電位をＶ１ ボルト、反転入力端子（−）の電位をＶ２
ボルト、出力電位をＶ０ ボルト、プルアップ電源の
電位をＶＤＤボルトとすると、Ｖ１ ＜Ｖ２ のとき、 Ｖ０ ＝０ となり、プルアップ抵抗Ｒ０ に Ｉ＝ＶＤＤ／Ｒ０ なる電流が流れ、 Ｐ０ ＝（ＶＤＤ）２ ／Ｒ０ なる電力がプルアップ抵抗Ｒ０ で消費される。
【０００４】このようなプルアップ抵抗Ｒ０ での電力
消費を低減する一方法として、プルアップ抵抗Ｒ０ の
抵抗値を大きくするという方法がある。しかし通常、コ
ンパレータ５の出力端子と接地端子と間には浮遊容量が
存在するため、Ｖ１ ＜Ｖ２ の状態からＶ１ ＞Ｖ２
の状態に変化したとき、図４に示すように、出力電圧
Ｖ０ の波形立上がり部分に“なまり”が発生し、プル
アップ抵抗Ｒ０ の増大は、この“なまり”を悪化させ
てしまう。
消費を低減する一方法として、プルアップ抵抗Ｒ０ の
抵抗値を大きくするという方法がある。しかし通常、コ
ンパレータ５の出力端子と接地端子と間には浮遊容量が
存在するため、Ｖ１ ＜Ｖ２ の状態からＶ１ ＞Ｖ２
の状態に変化したとき、図４に示すように、出力電圧
Ｖ０ の波形立上がり部分に“なまり”が発生し、プル
アップ抵抗Ｒ０ の増大は、この“なまり”を悪化させ
てしまう。
【０００５】従って、このような電圧比較回路では、特
に高速動作が要求される場合、プルアップ抵抗Ｒ０ の
値をあまり大きくすることはできず、プルアップ抵抗Ｒ
０ での電力消費Ｐ０ が大きくなってしまうという欠
点がある。
に高速動作が要求される場合、プルアップ抵抗Ｒ０ の
値をあまり大きくすることはできず、プルアップ抵抗Ｒ
０ での電力消費Ｐ０ が大きくなってしまうという欠
点がある。
【０００６】
【課題を解決するための手段】本発明の電圧比較回路は
、オープンドレイン形（あるいはオープンコレクタ形）
の第１のコンパレータと、反転入力端子が前記第１のコ
ンパレータの非反転入力端子に接続され非反転入力端子
が前記第１のコンパレータの反転入力端子に接続された
オープンドレイン形（あるいはオープンコレクタ形）の
第２のコンパレータと、入力端子がハイレベルの電位点
に接続されゲート制御用のコントロール入力端子が前記
第１のコンパレータの出力端子に接続されたＣ−ＭＯＳ
構成の第１の３ステートバッファゲートと、入力端子が
前記ハイレベルの電位点に接続されゲート制御用のコン
トロール入力端子が前記第２のコンパレータの出力端子
に接続されたＣ−ＭＯＳ構成の第２の３ステートバッフ
ァゲートと、一端が前記第１の３ステートバッファゲー
トの出力端子に接続され他端が前記第２のコンパレータ
の出力端子に接続された第１の抵抗と、一端が前記第２
の３ステートバッファゲートの出力端子に接続され他端
が前記第１のコンパレータの出力端子に接続された第２
の抵抗とを有している。
、オープンドレイン形（あるいはオープンコレクタ形）
の第１のコンパレータと、反転入力端子が前記第１のコ
ンパレータの非反転入力端子に接続され非反転入力端子
が前記第１のコンパレータの反転入力端子に接続された
オープンドレイン形（あるいはオープンコレクタ形）の
第２のコンパレータと、入力端子がハイレベルの電位点
に接続されゲート制御用のコントロール入力端子が前記
第１のコンパレータの出力端子に接続されたＣ−ＭＯＳ
構成の第１の３ステートバッファゲートと、入力端子が
前記ハイレベルの電位点に接続されゲート制御用のコン
トロール入力端子が前記第２のコンパレータの出力端子
に接続されたＣ−ＭＯＳ構成の第２の３ステートバッフ
ァゲートと、一端が前記第１の３ステートバッファゲー
トの出力端子に接続され他端が前記第２のコンパレータ
の出力端子に接続された第１の抵抗と、一端が前記第２
の３ステートバッファゲートの出力端子に接続され他端
が前記第１のコンパレータの出力端子に接続された第２
の抵抗とを有している。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００８】図１は本発明の一実施例を示す回路図であ
る。本実施例の回路は、第１のオープンドレイン（ある
いはオープンコレクタ）形コンパレータ１と、反転入力
端子がコンパレータ１の非反転入力端子に接続され非反
転入力端子がコンパレータ１の反転入力端子に接続され
た第２のオープンドレイン（あるいはオープンコレクタ
）形コンパレータ２と、入力端子が“Ｈ”（ハイ）レベ
レの電位（ＶＤＤ）に接続されコントロール入力端子が
コンパレータ１の出力端子に接続されたＣ−ＭＯＳ構成
の第１の３ステートバッファゲート３と、入力端子が“
Ｈ”レベルの電位（ＶＤＤ）に接続されコントロール入
力端子がコンパレータ２の出力端子に接続されたＣ−Ｍ
ＯＳ構成の第２の３ステートバッファゲート４と、一端
が３ステートバッファゲート３の出力端子に接続され他
端がコンパレータ２の出力端子に接続された第１の抵抗
Ｒ１ と、一端が３ステートバッファゲート４の出力端
子に接続され他端がコンパレータ１の出力端子に接続さ
れた第２の抵抗Ｒ２ とを有して構成されている。
る。本実施例の回路は、第１のオープンドレイン（ある
いはオープンコレクタ）形コンパレータ１と、反転入力
端子がコンパレータ１の非反転入力端子に接続され非反
転入力端子がコンパレータ１の反転入力端子に接続され
た第２のオープンドレイン（あるいはオープンコレクタ
）形コンパレータ２と、入力端子が“Ｈ”（ハイ）レベ
レの電位（ＶＤＤ）に接続されコントロール入力端子が
コンパレータ１の出力端子に接続されたＣ−ＭＯＳ構成
の第１の３ステートバッファゲート３と、入力端子が“
Ｈ”レベルの電位（ＶＤＤ）に接続されコントロール入
力端子がコンパレータ２の出力端子に接続されたＣ−Ｍ
ＯＳ構成の第２の３ステートバッファゲート４と、一端
が３ステートバッファゲート３の出力端子に接続され他
端がコンパレータ２の出力端子に接続された第１の抵抗
Ｒ１ と、一端が３ステートバッファゲート４の出力端
子に接続され他端がコンパレータ１の出力端子に接続さ
れた第２の抵抗Ｒ２ とを有して構成されている。
【０００９】次に本実施例の回路動作について説明する
。
。
【００１０】図１のコンパレータ１において、非反転入
力端子（＋）の電位をＶ１ ボルト、反転入力端子（−
）の電位をＶ２ ボルト、出力電位をＶ０ ボルトとす
る。まずＶ１ ＜Ｖ２ の状態を考えると、コンパレー
タ１の出力段トランジスタがオン、コンパレータ２の出
力段トランジスタがオフ、３ステートバッファゲート３
の出力レベルが“Ｈ”（ハイ）、３ステートバッファゲ
ート４の出力レベルが“Ｚ”（ハイインピーダンス）の
状態にそれぞれ安定する。このときのコンパレータ１，
２の出力段トランジスタ及び３ステートバッファゲート
３，４の状態をスイッチに置き換えて等価回路を書くと
、図２（ａ）のようになる。
力端子（＋）の電位をＶ１ ボルト、反転入力端子（−
）の電位をＶ２ ボルト、出力電位をＶ０ ボルトとす
る。まずＶ１ ＜Ｖ２ の状態を考えると、コンパレー
タ１の出力段トランジスタがオン、コンパレータ２の出
力段トランジスタがオフ、３ステートバッファゲート３
の出力レベルが“Ｈ”（ハイ）、３ステートバッファゲ
ート４の出力レベルが“Ｚ”（ハイインピーダンス）の
状態にそれぞれ安定する。このときのコンパレータ１，
２の出力段トランジスタ及び３ステートバッファゲート
３，４の状態をスイッチに置き換えて等価回路を書くと
、図２（ａ）のようになる。
【００１１】またＶ１ ＞Ｖ２ の状態を考えると、コ
ンパレータ１の出力段トランジスタがオフ、コンパレー
タ２の出力段トランジスタがオン、３ステートバッファ
ゲート３の出力レベルが“Ｚ”、３ステートバッファゲ
ート４の出力レベルが“Ｈ”の状態に安定する。このと
きの等価回路は、図２（ｂ）のようになる。
ンパレータ１の出力段トランジスタがオフ、コンパレー
タ２の出力段トランジスタがオン、３ステートバッファ
ゲート３の出力レベルが“Ｚ”、３ステートバッファゲ
ート４の出力レベルが“Ｈ”の状態に安定する。このと
きの等価回路は、図２（ｂ）のようになる。
【００１２】図２（ａ），（ｂ）から明らかなように、
いずれの状態においても負荷がハイインピーダンスであ
れば、抵抗Ｒ１ ，Ｒ２ には定常電流が流れず、３ス
テートバッファゲート３，４で消費する電力は静消費電
力のみであり、特にＣ−ＭＯＳ構成の場合のそれは極め
て小さい。
いずれの状態においても負荷がハイインピーダンスであ
れば、抵抗Ｒ１ ，Ｒ２ には定常電流が流れず、３ス
テートバッファゲート３，４で消費する電力は静消費電
力のみであり、特にＣ−ＭＯＳ構成の場合のそれは極め
て小さい。
【００１３】なお図１において抵抗Ｒ１ ，Ｒ２ は、
出力電位Ｖ０ の“Ｈ”、“Ｌ”の状態変化の瞬間にお
けるコンパレータ１と３ステートバッファゲート４との
あるいはコンパレータ２と３ステートバッファゲート３
との出力同士のぶつかり合いによる電力消費を低減する
ために設けた抵抗である。
出力電位Ｖ０ の“Ｈ”、“Ｌ”の状態変化の瞬間にお
けるコンパレータ１と３ステートバッファゲート４との
あるいはコンパレータ２と３ステートバッファゲート３
との出力同士のぶつかり合いによる電力消費を低減する
ために設けた抵抗である。
【００１４】
【発明の効果】以上説明したように本発明では、オープ
ンドレイン（あるいはオープンコレクタ）形コンパレー
タ及びＣ−ＭＯＳ構成の３ステートバッファゲートを２
個ずつ用い、コンパレータのスイッチング動作と３ステ
ートバッファゲートの論理動作を組み合わせることによ
り２値出力を得、高速動作を維持したまま、プルアップ
抵抗での電力消費を無くすことができるという効果があ
る。
ンドレイン（あるいはオープンコレクタ）形コンパレー
タ及びＣ−ＭＯＳ構成の３ステートバッファゲートを２
個ずつ用い、コンパレータのスイッチング動作と３ステ
ートバッファゲートの論理動作を組み合わせることによ
り２値出力を得、高速動作を維持したまま、プルアップ
抵抗での電力消費を無くすことができるという効果があ
る。
【図１】本発明の実施例を示す回路図。
【図２】（ａ）および（ｂ）はいずれも本発明の実施例
の動作を示す回路図。
の動作を示す回路図。
【図３】従来の電圧比較回路を示す回路図。
【図４】従来の電圧比較回路の動作を示す信号波形図。
１，２，５ コンパレータ
３，４ ３ステータスバッファゲートＲ０ ，Ｒ
１ ，Ｒ２ 抵抗
１ ，Ｒ２ 抵抗
Claims (1)
- 【請求項１】 オープンドレイン形（あるいはオープ
ンコレクタ形）の第１のコンパレータと、反転入力端子
が前記第１のコンパレータの非反転入力端子に接続され
非反転入力端子が前記第１のコンパレータの反転入力端
子に接続されたオープンドレイン形（あるいはオープン
コレクタ形）の第２のコンパレータと、入力端子がハイ
レベルの電位点に接続されゲート制御用のコントロール
入力端子が前記第１のコンパレータの出力端子に接続さ
れたＣ−ＭＯＳ構成の第１の３ステートバッファゲート
と、入力端子が前記ハイレベルの電位点に接続されゲー
ト制御用のコントロール入力端子が前記第２のコンパレ
ータの出力端子に接続されたＣ−ＭＯＳ構成の第２の３
ステートバッファゲートと、一端が前記第１の３ステー
トバッファゲートの出力端子に接続され他端が前記第２
のコンパレータの出力端子に接続された第１の抵抗と、
一端が前記第２の３ステートバッファゲートの出力端子
に接続され他端が前記第１のコンパレータの出力端子に
接続された第２の抵抗とを有していることを特徴とする
電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13735991A JPH04361420A (ja) | 1991-06-10 | 1991-06-10 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13735991A JPH04361420A (ja) | 1991-06-10 | 1991-06-10 | 電圧比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361420A true JPH04361420A (ja) | 1992-12-15 |
Family
ID=15196823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13735991A Pending JPH04361420A (ja) | 1991-06-10 | 1991-06-10 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04361420A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016090469A (ja) * | 2014-11-07 | 2016-05-23 | ニチコン株式会社 | 周波数検出装置 |
-
1991
- 1991-06-10 JP JP13735991A patent/JPH04361420A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016090469A (ja) * | 2014-11-07 | 2016-05-23 | ニチコン株式会社 | 周波数検出装置 |
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