JPH043615A - Ｄラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、マイクロコンピュータ等のディジタルＬＳＩ
の内部に使用されるクロック同期式のＤラッチ回路に関
し、特にＭＯ８Ｉ−ランジスタによって構成される高速
動作回路に好適のＤラッチ回路に関する。

［従来の技術］ 従来、この種のクロック同期式のＤラッチ回路として、
マルチプレクサの出力を帰還させることにより、データ
の保持動作を行なうようにした回路が知られている。

第７図は、このようなりラッチ回路の一例を示す回路図
である。なお、ここでは説明を簡単にするため、１つの
入力データＤに対して１つのストローブ信号Ｓによって
データの選択を行なう例について説明する。

第７図において、入力データＤは、データ入力端子１を
介してマルチプレクサ６１に入力されている。また、ス
トローブ信号Ｓ及びクロック信号ＣＬＫが夫々ストロー
ブ入力端子２及びクロック入力端子５を介してＮＡＮＤ
ゲート６２に入力されており、このＮＡＮＤゲート６２
の出力がマルチプレクサ６１に、そのラッチタイミング
を決定する信号として供給されている。マルチプレクサ
６１の出力は、インバータ６３を介して出力端子６から
ラッチ出力データＱとして出力されている。

また、このラッチ出力データＱは、マルチプレクサ６１
に帰還されている。

マルチプレクサ６１は、その入力端と出力端との間にト
ランスファゲート６４とインバータ６５とを縦続接続し
て構成されている。また、マルチプレクサ６１に帰還入
力されたラッチ出力データＱは、トランスファゲート６
７を介してインバータ６５の入力端にワイヤードオアさ
れている。トランスファゲート６４．６７は、ＮＡＮＤ
ゲート６２の出力と、これをインバータ６６によって反
転させた出力とによって択一的に導通制御されるように
なっている。

次にこのように構成されたＤラッチ回路の動作について
説明する。

第８図はこのＤラッチ回路の動作を示すタイミング図で
ある。

この図に示すように、通常、この種のＤラッチ回路を使
用する場合には、ストローブ信号Ｓは、クロック信号Ｃ
ＬＫが低電位の期間中に変化させる。

第８図（ａ）は、クロック信号ＣＬＫが低電位の期間中
に入力データＤを変化させる場合のタイミング図である
。クロック信号ＣＬＫが低電位の期間中に入力データＤ
を確定させ、かつストローブ信号Ｓを高電位にすると、
次のクロック信号ＣＬＫの立上がりの時点でトランスフ
ァゲート６４が導通するので、入力データＤがトランス
ファゲート６４及びインバータ６５．ｔ３３を介してラ
ッチ出力データＱとして出力端子６に伝播される。

クロック信号ＣＬＫが立ち下がると、トランスファゲー
ト６４が非導通となると共に、トランスファゲート６７
が導通ずるので、ラッチ出力データＱは、インバータ６
５の入力端に帰還され、その論理値を保持する。また、
ストローブ信号Ｓを低電位に保つと、クロック信号ＣＬ
Ｋが立上がってもラッチ出力データＱは変化しない。

また、第８図（ｂ）は、クロック信号ＣＬＫが高電位の
期間中に入力データＤを変化させる場合のタイミング図
である。この場合、クロック信号ＣＬＫとストローブ信
号Ｓの双方が高電位の期間中に、入力データＤを変化さ
せると、その入力データがトランスファゲート６４及び
インバータ６５．６３を介して直ちに出力端子６に伝播
される。

そして、クロック信号ＣＬＫが立ち下がると、その論理
値を保持する。

第９図は、第７図の回路の前段と後段とに夫々ラッチ回
路を配置した例を示す図である。

Ｄラッチ回路７０は、第７図に示したものと同様であり
、トランスファゲート７１，７６、インバータ７２，７
３．７５及びＮＡＮＤゲート７４ハ、夫々トランスファ
ゲート６４，６７、インバータ６５，６３．６６及びＮ
ＡＮＤゲート６２に相当している。

データ入力端子１とＤラッチ回路７０のデータ入力端と
の間には、ラッチ回路５１が接続されている。このラッ
チ回路５１は、縦続接続されたインバータ５３．５５と
、それらの間に介挿され、クロック信号ＣＬＫＩ、−Ｃ
ＬＫＩによって導通制御されるダイナミック保持機能を
備えたトランスファゲート５４とにより構成されている
。

また、Ｄラッチ回路７０の出力端と出力端子６との間に
は、ラッチ回路５２が接続されている。

このラッチ回路５２は、縦続接続されたインバータ５６
．５８と、それらの間に介挿され、クロック信号ＣＬＫ
Ｉ、−ＣＬＫＩによって導通制御されるダイナミック保
持機能を備えたトランスファゲート５７とにより構成さ
れている。

第１０図は、この回路の動作を示すタイミング図である
。

この回路は、第１０図（ａ）に示すように、立上がり及
び立ち下がりのタイミングが互いに重ならない２相のク
ロック信号ＣＬＫ１．ＣＬＫ２によって動作をする。

先ず、クロック信号ＣＬＫＩが立上がると、ラッチ回路
５１のトランスファゲート５４が導通状態となるので、
データ入力端子１に入力された入力データＤ−がＡ点に
伝播される。次に、ストローブ信号Ｓが立上がった後、
クロック信号ＣＬＫ２が立上がると、Ｄラッチ回路７０
にＡ点のデータがラッチされ、これがＢ点に出力される
。そして、続くクロック信号ＣＬＫＩの立上がりでトラ
ンスファゲート５７が導通するので、Ｂ点のデータがラ
ッチ回路５２を介してラッチ出力データＱとして出力端
子６から出力される。

［発明が解決しようとする課題］ しかしながら、上述した従来のＤラッチ回路では、次の
ような問題点があった。

即ち、第７図の回路では、ストローブ信号Ｓのアクティ
ブ期間にクロック信号ＣＬＫが立上がると、ＮＡＮＤゲ
ート６２、インバータ６６、トランスファゲート６４及
びインバータ６５．６３の各出力状態が順次変化した後
にラッチ出力データＱが変化する。つまり、クロック信
号の入力後、５段のゲートを信号が伝播してかろラッチ
出力が変化するので、クロック信号ＣＬＫが立上がって
からラッチ出力データが変化するまでの時間が長く、こ
れが動作速度の向上を妨げるという問題点がある。

また、第９図の回路では、クロック信号ＣＬＫ２が立下
がってから、トランスファゲート７１が遮断状態になる
までに、ＮＡＮＤゲート７４及びインバータ７５による
ゲート２段分の遅延時間が発生する。一方、クロック信
号ＣＬＫＩの立上がりから入力データＤがＡ点に伝播さ
れるまでには、インバータ５５によるゲート１段分の遅
延しか発生しない。このため、クロック信号ＣＬＫ２が
立下がってからクロック信号ＣＬＫＩが立上がるまでの
時間がゲート１段分の遅延時間よりも短いとＤラッチ回
路７０で誤ったデータをラッチしてしまう。このため、
クロック信号ＣＬＫＩ、２が共に低電位である期間をあ
まり短くすることができず、動作速度を向上させること
ができないという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
動作速度を大幅に向上させることができるＤラッチ回路
を提供することを目的とする。

［課題を解決するための手段］ 本発明に係るＤラッチ回路は、１又は複数の入力データ
をストローブ信号によって選択して出力すると共にラッ
チ出力データが帰還入力されたマルチプレクサと、この
マルチプレクサの出力をクロック信号に従ってダイナミ
ックに保持すると共に前記ラッチ出力データとして出力
するダイナミック保持回路とを有することを特徴とする
。

［作用コ 本発明においては、ストローブ信号のみによってマルチ
プレクサが入力データを選択し、その出力側に設けられ
たダイナミック保持回路でデータが保持される。この保
持動作は、クロック信号が出力端子直近の上記ダイナミ
ック保持回路に供給されることによりなされるので、ク
ロック信号の出力からラッチ出力データの変化までに介
在するゲート数を削減することができ、ラッチ出力まで
の遅延時間を減少することができる。

また、本発明では、ダイナミック保持回路での保持動作
がクロック信号の入力後、直ちに行なわれるから、本発
明のＤラッチ回路の前段及び後段に他のラッチ回路を配
置した場合においても、２相クロツクが共に低電位とな
る期間を十分に短くすることができる。

従って、本発明によれば、回路の動作速度を大幅に向上
させることができる。

［実施例コ 以下、添付の図面を参照して本発明の実施例について説
明する。

第１図は、本発明の第１の実施例に係るＤラソ子回路を
示すブロック図である。

このＤラッチ回路は、データ入力端子１から入力される
入力データＤをストローブ入力端子２から入力されるス
トローブ信号Ｓによって選択するマルチプレクサ３と、
このマルチプレクサ３の出力をクロック入力端子５から
入力されるクロック信号ＣＬＫに従って保持するダイナ
ミック保持回路４とにより構成されている。ダイナミッ
ク保持回路４の出力は、ラッチ出力データＱとして出力
端子６から出力されると共に、マルチプレクサ３に帰還
されている。

第２図は、第１図に示したＤラッチ回路の更に詳細な構
成を示す回路図である。

マルチプレクサ３は、次のように構成されている。即ち
、データ入力端子１とマルチプレクサ３の出力端との間
には、トランスファゲート１１とインバータ１２とが縦
続接続されている。また、ラッチ出力データＱは、トラ
ンスファゲート１４を介してインバータ１２の入力端に
ワイヤードオアされている。これらのトランスファゲー
ト１１゜１４は、ストローブ入力端子２から入力される
ストローブ信号Ｓと、これをインバータ１３により反転
させた信号とによって択一的に導通制御されるようにな
っている。

ダイナミック保持回路４は、マルチプレクサ３の出力端
と出力端子６との間に縦続接続されたトランスファゲー
ト１５とインバータ１６とにより構成されている。トラ
ンスファゲート１５はダイナミック保持機能を有するも
ので、クロック入力端子５ａ及びクロック反転入力端子
５ｂから夫々入力されるクロック信号ＣＬＫ　（正相）
、−ＣＬＫ（逆相）によって導通制御される。なお、ク
ロック信号ＣＬＫは、その低電位の時間がダイナミック
保持の電荷の放電に要する最小時間よりも短くなるよう
に設定されている。

次にこのように構成されたＤラッチ回路の動作について
説明する。

ここでは、入力データＤ１ストローブ信号Ｓ及びクロッ
ク信号ＣＬＫが第８図（ａ）と同様のタイミングで入力
された場合について説明する。ストローブ信号Ｓが立上
がると、マルチプレクサ３のトランスファゲート１１が
導通するので、マルチプレクサ３の選択動作が行なわれ
、入力データＤがインバータ１２の入力端に転送され、
その反転出力がインバータ１２から出力される。

続いて、クロック信号ＣＬＫ、　−ＣＬＫが夫々高電位
及び低電位になると、ダイナミック保持回路４のトラン
スファゲート１５が導通ずるので、インバータ１６を介
して出力端子６にラッチ出力データＱが出力される。

次に、クロック信号ＣＬＫ、−ＣＬＫが夫々低電位及び
高電位になると、トランスファゲート１５が非導通状態
になるが、トランスファゲート１５によるダイナミック
保持動作によって、その出力レベルは保持される。

更に、ストローブ信号Ｓが立下がると、トランスファゲ
ート１１が非導通状態になると共に、トランスファゲー
ト１４が導通状態となるので、ダイナミック保持回路４
に保持されたラッチ出力データＱは、トランスファゲー
ト１４を介してインバータ１２の入力端に帰還入力され
る。これにより、ストローブ信号Ｓの低電位期間では、
入力データＤに拘らず、ラッチ出力データＱが保持され
ることになる。

この回路によれば、クロック信号ＣＬＫが立上がってか
らラッチ出力データＱが変化するまでに介在するゲート
数はトランスファゲート１５とインバータ１６の２段だ
けであるから、ゲート２段分の遅延時間が生ずるのみで
ある。このため、従来に比べて、クロック信号ＣＬＫの
立上がりからラッチ出力データＱが変化するまでの応答
時間を２７５に削減することができる。

第３図は、本発明の第２の実施例に係るＤラッチ回路の
回路図である。

この実施例は、先の実施例におけるマルチプレクサ３の
トランスファゲート１１．１４の代わりに、クロックド
インバータ２３．２４を使用してマルチプレクサ２１を
構成し、同じくダイナミック保持回路４のトランスファ
ゲート１５の代わりに、ダイナミック保持機能を宵する
クロックドインバータ２５を使用してダイナミック保持
回路２２を構成した例であり、その他の構成は第２図の
回路と同様である。

この回路においても、先の実施例の回路と同様、クロッ
ク信号ＣＬＫの立上がり時の応答時間をゲート２段分の
遅延時間に短縮することができる。

第４図は、本発明の第３の実施例に係るＤラッチ回路の
回路図である。

この実施例は、複数の入力データを選択的にラッチする
Ｄラッチ回路に本発明を適用した例である。即ち、マル
チプレクサ３１には、データ入力端子ｆａｔ　　１ｂ＋
　　ｌｃを夫々介して入力データＤＯ，Ｄｉ、Ｄ２が入
力されている。これらの入力データＤｏ−Ｄ２は、夫々
トランスファゲート３３　ａ、　　３３　ｂ、　　３３
　ｃを介してインバータ１２の入力端に供給されている
。

一方、ストローブ入力端子２ｂ、２ａから夫々入力され
るストローブ信号Ｓｏ、Ｓｌは、マルチプレクサ制御回
路３２に与えられている。マルチプレクサ制御回路３２
は、ストローブ信号Ｓｌ。

ＳＯを夫々反転させるインバータ３６ａ、３６ｂと、こ
れらインバータ３６　ａ、　　３６　ｂの出力とストロ
ーブ信号ｓｉ、ｓｏのうちの全ての２つの組合せを入力
する４つのＮＡＮＤゲー）３７ａ、３７　ｂ、　３７　
ｃ、　３７　ｄとによるデコータ回路からなるものであ
る。

このマルチプレクサ制御回路３２のＮＡＮＤゲー）　３
７　ａ、　　３７　ｂ、　　３７　ｃ、　　３７　ｄの
各出力は、直接及びインバータ３５．３４ａ、３４ｂ、
３４ｃを夫々介してマルチプレクサ３１のトランスファ
ゲート１４，３３　ａｌ　　３　ｂ＋　　３３　ｃに供
給され、これらの導通状態を択一的に制御するようにな
っている。

その他の構成は第２図の回路と同様である。

このＤラッチ回路の真理値表を下記第１表に示す。なお
、ここで、Ｈは高電位、Ｌは低電位、は低電位又は高電
位を示している。また、ストローブ信号ｓｏ、ｓｉ及び
入力データＤＯ〜Ｄ２は、第８図に示したストローブ信
号Ｓ及び入力データＤと同じタイミングで入力されるも
のとなっている。

第１表 この回路によれば、ストローブ信号Ｓ０，８１が共に低
電位である場合には、トランスファゲート１４が導通、
トランスファゲート３３ａ〜３３Ｃが非導通となって、
前値保持の状態となっている。ストローブ信号Ｓｏ、Ｓ
Ｌが共に低電位でない場合には、その２進コードに対応
してトランスファゲート３３　ａ、　　３３　ｂ、　　
３３　ｃの何れか一つが導通、トランスファゲート１４
が非導通となるので、入力データＤＯ〜Ｄ２のうちの一
つが選択されてインバータ１２の入力端に転送されるこ
とになる。そして、クロック信号ＣＬＫが立上がること
により、ダイナミック保持回路４にデータが保持される
。

第５図は、本発明の第４の実施例に係るＤラッチ回路の
回路図である。

この実施例では、マルチプレクサ４１がトランスファゲ
ートではなくＡＮＤ−ＮＯＲ複合ゲート４２によって構
成されている。即ち、データ入力端子１を介して入力さ
れる入力データＤは、ＡＮＤ−ＮＯＲ複合ゲート４２の
一つの入力端に入力されている。また、ストローブ入力
端子２から入力されるストローブ信号Ｓは、ＡＮＤ−Ｎ
ＯＲ複合ゲート４２の他の入力端に入力されると共に、
インバータ４３を介してＡＮＤ−ＮＯＲ複合ゲート４２
の更に他の入力端に入力されている。そして、ＡＮＤ−
ＮＯＲ複合ゲート４２の更に他の入力端には、出力側か
らラッチ出力データＱが帰還入力されている。そして、
このＡＮＤ−ＮＯＲ複合ゲート４２の出力がマルチプレ
クサ４１の出力としてダイナミック保持回路４に与えら
れている。

他の構成については第２図の回路と同様である。

この回路においても、ストローブ信号Ｓが高電位のとき
は、入力データＤがＡＮＤ−ＮＯＲ複合ゲート４２によ
って選択され、ストローブ信号Ｓが低電位のときは、帰
還入力されたラッチ出力データＱがＡＮＤ−ＮＯＲ複合
ゲート４２によって選択される。

また、ダイナミック保持回路４の動作は、前述した動作
と同様である。

第６図は、第２図に示したＤラッチ回路の前段と後段と
に夫々ラッチ回路を配置した例を示す回路図である。

Ｄラッチ回路５０は、第２図に示したＤラッチ回路であ
り、このＤラッチ回路５０の前段及び後段に配置された
ラッチ回路５１．５２は、第９図におけるラッチ回路５
１．５２と同様の構成となっている。

この回路では、クロック信号ＣＬＫ２が立下がると、ト
ランスファゲート１５も直ちに遮断状態となるが、クロ
ック信号ＣＬＫＩの立上がりから入力データＤがトラン
スファゲート１５の入力端に伝播されるまでには、イン
バータ５５．トランスファゲート１１及びインバータ１
２によるゲート３段分の遅延が発生する。このため、ク
ロック信号ＣＬＫ２が立下がってから、クロック信号Ｃ
ＬＫＩが立上がるまでの期間がＯであっても、この回路
が誤動作することはない。

［発明の効果コ 以上述べたように、本発明によれば、ストローブ信号の
みによってマルチプレクサの選択動作を行なわせ、その
出力段に配置したダイナミック保持回路にクロック信号
を直接供給することによりラッチ動作を行なうようにし
たので、クロック信号の入力からラッチ出力データが変
化するまでの遅延時間を大幅に短縮することができ、動
作速度の向上を図ることができる。

また、本発明によれば、ダイナミック保持回路での保持
動作がクロック信号の入力後、直ちに行なわれるので、
その前段及び後段に他のラッチ回路を配置した構成の回
路に適用した場合でも、２相クロツクが共に低電位とな
る期間を短縮して、動作速度の向上を図ることができる
。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＤラッチ回路のブ
ロック図、第２図は同Ｄラッチ回路の詳細を示す回路図
、第３図は本発明の第２の実施例に係るＤラッチ回路の
回路図、第４図は本発明の第３の実施例に係るＤラッチ
回路の回路図、第５図は本発明の第４の実施例に係るＤ
ラッチ回路の回路図、第６図は第１の実施例のＤラッチ
回路を使用した応用回路の回路図、第７図は従来のＤラ
ッチ回路の回路図、第８図は同Ｄラッチ回路の動作を示
すタイミング図、第９図は同Ｄラッチ回路を使用した応
用回路の回路図、第１０図は第９図の回路の動作を示す
タイミング図である。 ｉｔ　　ｉ　ａｌ　　１　ｂ＋　　Ｉ　Ｃ；データ入力
端子、２゜２ａ、２ｂ；ストローブ入力端子、３．２１
，３１．４１，６１　；マルチプレクサ、４，２２；ダ
イナミック保持回路、５．５ａ、７ａ、８ａ、９ａ；ク
ロック入力端子、５ｂ、７ｂ、８ｂ、９ｂ；クロック反
転入力端子、６；出力端子、１１゜Ｉ４，１５．３３ａ
　〜３３ｃ、５４＋　　５７．６４＋６７．７１．７６
；　）ランスファゲート、１２゜１３．１６．３４ａ　
〜３４ｃ、３５．３６ａ、３６ｂ、４３，５３，５５，
５６．５８，６３，６５．６６．７２，７３，７５；イ
ンバータ、２３〜２５；クロックドインバータ、３７ａ
　〜３７ｄ。 ６２．７４；ＮＡＮＤゲート、４２；ＡＮＤ−ＮＯＲ複
合ゲート、５０，７０；Ｄラッチ回路、５１．５２；ラ
ッチ回路

Claims (3)

【特許請求の範囲】
1. （１）１又は複数の入力データをストローブ信号によっ
   て選択して出力すると共にラッチ出力データが帰還入力
   されたマルチプレクサと、このマルチプレクサの出力を
   クロック信号に従ってダイナミックに保持すると共に前
   記ラッチ出力データとして出力するダイナミック保持回
   路とを有することを特徴とするＤラッチ回路。
2. （２）前記ダイナミック保持回路は、前記クロック信号
   に従って前記マルチプレクサの出力を選択的に転送する
   ダイナミック保持機能を有するトランスファゲートと、
   このトランスファゲートの出力を反転させて前記ラッチ
   出力データとして出力するインバータとを備えて構成さ
   れたものであることを特徴とする請求項１に記載のＤラ
   ッチ回路。
3. （３）前記ダイナミック保持回路は、前記クロック信号
   に従って前記マルチプレクサの出力を選択的に反転出力
   するダイナミック保持機能を有するクロックドインバー
   タと、このクロックドインバータの出力を反転させて前
   記ラッチ出力データとして出力するインバータとを備え
   て構成されたものであることを特徴とする請求項１に記
   載のＤラッチ回路。