JPS5973780A - 集積回路をテストする装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、記憶素子の７レイと組合せ回路と、所定の時
刻においてはいずれか一方のみが活性状態である第１お
よび第２のクロック信号を記憶素子に加えるデバイスと
、記憶素子を組合せ論理回路から切離して記憶素子を１
つまたはそれ以上のシフト・レジスタに再構成するデバ
イスと、走査テスト・データを再構成された素子に加え
るデバイスと、記憶素子中の欠陥を表わすテスト出力信
号を受信する装置より成る型の集積回路をテストする装
置に関する。

ＶＬＳ　Ｉを設計・製造する際に問題となるのは、多く
の内部ノード、従って内部信号にアクセスできない点に
ある。このため工学上の問題点を見出し、設計ミスを発
見し、実際にシステムに組み込む前に回路のテストを行
うことが困難である。

この問題を解決するために種々の解法が提案されてきて
いる。その１つとして、内部回路すべてを調べ、内部信
号の状態を集積回路チップの出力ピン（ここで内部信号
の状態が観測可能となる）に伝播させるような複雑な入
力テスト拳パターンで回路をテストすることが考えられ
る。集積回路が更に複雑になると、満足すべき成果をあ
げるだめには、入カバターンの長さは極めて長くしなけ
ればならない。そのため、この方法で完全なテストを行
なうことは、経済的に非現実的なものとなる。

他の方法として、活性化されたとき特に関心のある選択
された内部ノードの状態をチップの特定のビンに直接出
力させる特殊回路を内蔵することが考えられる。しかし
１回路の複雑さが増すと、特に関心のある内部ノードの
数は、大幅に増大し、この方法では対処できなくなる。

順序式ＬＳＩ回路に対して開発された１つの有望な方法
として、走査テストが知られている。（これには多数の
変形がある）。これについ１ては、例えばエル・ニー・
ストルテおよびエヌ・シーΦバーグルンドの”ＩＢＭシ
ステム／３８のテスト手順の設計１、プロシーディング
ズ・オブ・ザ・１９７９アイ・イーΦイー・イー・テス
ト・コンファレンス、チュリヒル、ニューシャーシー、
頁２９−３６を参照されたい。走査テスト法によれば、
メモリ・アレイを除く回路中のすべての記憶素子のデー
タ入力と出力を回路の組合せ回路部分から切離して内部
で再接続を行なって、１つまたはそれ以上のシフト・レ
ジスタを形成する走査モードを設けることにより、ディ
ジタル回路のテストが可能となる。これは典型例では、
記憶素子のデータ入力にマルチプレクサ回路を付加する
ことによシ実行される。

この場合、マルチプレクサ回路は、相互接続の切換えを
許容し、それによって回路の動作モードは、平常動作モ
ードと走査動作モード間で切換えられる。従来、２つの
モードの間の切換えは、各記憶素子と関連するマルチプ
レクサに別個の走査モード切換え信号を印加して、その
動作モードを制御することにより実行されてきた。この
モード切換え信号を種々のマルチプレクサに加える配線
を設けなければならないということが、スペースを節約
することが重要なファクタとなっているＶＬＳＩにおい
て大きな問題となる。従って、記憶素子の間にこの切換
え信号用の布線を設けることを回避し、その布線が必要
とするスペースを節約できるならば有利である。

これらの問題は、本発明に従い、オツのクロック信号と
同時に第３のクロック信号を記憶素子に選択的に加える
装置を有し、第１およびオ６のクロック信号はある時間
期間同時に活性状態となシ、切離しおよび再構成を行な
うデバイスは、第１およびオ６のクロック信号が同時に
活性状態となることに応動してテストのだめに記憶素子
をシフト・レジスタに再構成し、記憶素子は第１および
オ６の信号に応動して走査テスト・データを前記シフト
・レジスタ中に加えることを特徴とする前述の型のテス
ト装置によシ解決された。

走査テストを実行する順序式ＬＳＩ回路は通常レベルに
感応するマスク・ラッチおよびスレーブ・ラッチ（これ
らラッチには平常モード動作を行なうだめに少なくとも
２つのクロック、すなわち制御信号が加えられている）
を含む記憶素子を有している。動作状態にあっては本発
明の場合とは異なシ、”すべてのクロックが活性である
状態゛は決して使用されない。本発明は回路のクロック
に存在する信号の冗長性を使用している。

本発明に従い、走査テスト・モードを開始させる条件は
、標準のクロック端子の状態によって決定される。この
標準のクロック端子から記憶素子に向って導線が延びて
おり、２つの・端子が同時に活性状態、すなわち高レベ
ルであるという新らしい動作状態が生成される。平常動
作時には、クロック信号が加えられる２つの端子が共に
高レベルであるこの動作モードを、これら信号が実際に
は制御信号であるにもかかわらず、２つのクロックが活
性状態にあるものとして議論した方が便利である。何故
ならば、これら信号は動作モードを制御すると同時に、
記憶素子のクロックとしても作用するからである。デコ
ーディング機能が各記憶素子中に含°まれでおシ、この
２つのクロックが活性である状態を認知し、回路を走査
モードに切換え、それによって記憶素子は１つまたはそ
れ以上のシフト・レジスタに機能的に再構成され、次い
で走査信号をシフト・レジスタにクロックとして加える
。

本発明は、２つの端子を、平常時は記憶素子のマスクお
よびスレーブ・ラッチに対するタイミング信号を提供す
る端子として使用し、付加的には平常動作から走査テス
ト動作に切換えるべく回路に対する制御信号を提供する
端子として使用するものと見做すことができる。

第１図において破線（例えば６０）で示される回路を取
り入れ、点線（例えば３６）で示される部分を除外して
得られる回路は、従来技術に従う走査テストを行なうよ
うに作られた集積化順序回路を示す。破線で示される回
路を除外し、点線で示される回路を取）入れ、クロック
信号波形およびマルチプレクサとフリンゾ・フロップの
形態を変更すると、第１図は本発明に従う走査テストを
行うよう作られた集積回路を表わすことになる。

詳細に述べると、単一の組合せ回路ブロック１１は、集
積回路中に含まれる種々の組合わせ回路を表わしている
。これら組合わせ回路の出力のあるものは、記憶素子と
関連している。ここでは６つの記憶素子１．２．１３お
よび１４のみを示す。これらは典型例ではＤ型フリップ
φフロップである。Ｄ型フリップ・フロップは直列接続
してシフト・レジスタを形成するのに特に適している。

各フリップ・フロップの人力は関連するマルチプレクサ
回路ｊ　５　、１６まだは１７から加えられておシ、各
マルチプレクサの人力には平常時関連する記憶素子に信
号を供給する組合せ回路の特定部分からの導線１８，１
９または２０が加えられている。更に、第１のマルチプ
レクサ１５は走査人力導線２１が加えられておシ、それ
により要求に応じて走査入力端子２２から走査人力テス
ト信号が加えられる。第２のマルチプレクサ１６の１つ
の人力はまた第１の記憶素子１２の出力が導線２５によ
って加えられ、オ６のマルチプレクサ１７の１つの人力
は第２の記憶素子１３の出力からの導線２４を有してい
る。オ６の記憶素子１４の出力は導線２５に加えられ、
該導線２５は走査出力端子２６に対する出力を提供する
。従来技術に従う構成ではマルチプレクサは破線で示す
導線３０によシ提供される信号によシ制御されている。

この場合、導線６０は要求に応じて走査モード動作用の
電圧が加えられるモード管スイッチ端子６１に接続され
ている。平常モード動作時においては端子６１上に前述
の電圧が存在しない場合には、マルチプレクサは導線１
　Ｂ　’＋　１９および２０上に加えられる情報のみを
通過させ、その出力は導線２７゜２８および２９を通し
て組合せ回路に返送される。

回路中で処理される平常の情報は１次入力３２によって
供給され、処理された結果は１次出力６！５に得られる
。

順序回路中を通して適当に情報を移動させるため、回路
には記憶素子を形成するフリップ争フロップのマスクお
よびスレーブ・ラッチに供給される一定繰返し速度のオ
ーバラップしない一連のマスクおよびスレーブ・クロッ
ク・パルスが典型例ではクロックと゛して加えられる。

フリップ・フロップの各々のマスク・ラッチにはマスク
・クロック端子′５４からの導線によって信号が供給さ
れ、各々のスレーブ・ラッチにはスレーブ・クロック端
子３５からの導線Ω′こより信号が供給される。

走査モード動作が要求されると、モード・スイッチ端子
６１が励起され、適当なスイッチ電圧が導線６０を介し
てマルチプレクサ１５゜１６および１７に加えられ、そ
れぞれ導線２１゜２６および２４によって供給される情
報のみを通過させる。その結果、記憶素子１２の出力は
導線２６を介して記憶素子１３に供給され、記憶素子１
３の出力は導線２４を介して記憶素子１４に加えられ、
次いで記憶素子１４の出力は導線２５を介して走査出力
端子２６に加えられる。

以上が従来技術め走査テストの典型的な実行方法である
。この種のテスト・システムの例が米国特許第３，７６
１，６９５号、第４　、０７４　、８５１号、牙３，７
８３，２５４号、第４，２９５，９１９号に示されてお
り、また°゛容易テスト可能な大規模ディジタル回路の
設計１１、エヌ・イー−シー・リサーチ・アンド・ディ
ベロップメント、１９７９年７月、頁４９〜５５；“°
シフト・レジスタ的接近法の応用およびその有効な実現
法パ、プロシーディングズ・オブ・ザ・１９８ｏ・アイ
・イー・イー・イー・テスト・コンファレンス、ペーパ
２．２；゛′テスト可能なＬＳＪの論理設計法“°、プ
ロシーディングズ・オブΦザ・１４　ｔｌｌ−デザイン
・オートメーション・コンファレンス、１９７７年７月
、夏４６２〜４６８にも述べられている。更に、適当な
マルチプレクサおよび記憶素子に関しては米国特許第５
，７Ｆ３５．２５’４号および第４，２７７．６９９号
に述べられている。

この種の装置では、モード・スイッチ６１から各マルチ
プレクサに導線３Ｑを布設することが必要であシ、その
ため可成シの面積が必要となシネ利となる。更に、モー
ド・スイッチ端子３１は入力ビンを必要とするが、人力
ピンは設けない方が望ましい。

本発明は前述の素子を必要とせず、回路は破線３１で示
すモード・スイッチ端子６１から信号が供給される導線
の代りにスレーブ・クロック端子３５上の信号をマルチ
プレクサ１５．１＜５および１７に供給する点線で、示
す導線５６．３７および６８を使用した牙１図の実線で
示す形態を有している。この場合、制御、すなわちクロ
ック・パルスの波形およびこれらパルスをフリップ・フ
ロップに加える仕方も変更する必要がある。マルチプレ
クサ１３．１６および１７は典型例では関連する記憶素
子１２．１３および１４の極く近傍に設は得るので、導
線３６．３７および６８はほとんど物理的スペースを必
要としない。

この装置では、スレーブ・クロック端子のレベルはマル
チプレクサに対するどの人力を選択して、その適当な記
憶素子に通過させるかを制御するのに使用される。

第２図は本発明の装置が動作したとき、第１図の回路に
おいて種々のマルチプレクサおよびフリップ・フロップ
記憶素子に信号が供給される仕方を詳細なブロック図と
して示している。マルチプレクサ５０には、平常時ゝの
信号および走査信号に対する２つの人力導線５１および
５２が設けられている。所定の時刻における１つの選択
された走査信号はフリップ・フロップのマスク・ラッチ
部５４の人力５６に接続される。マスク・ラッチの制御
端子５５にはＭ制御信号が直接加えられる端子５６から
信号が供給される。スレーブ・ラッチ部５８の制御端子
５７はＡＮＤゲート５９によって信号が供給される。こ
のＡＮＤゲート５９の人力の１つは端子６０によシ供給
されるＳ制御、すなわちクロック信号であシ、他方は端
子５６から加えられるＭ信号の補元でちる。８制御信号
はまたマルチプレクサの制御端子６１に加えられる。

第６図には走査テストを行うようつくられた従来技術の
回路で供給されるモード・スイッチングおよびクロック
信号波形が示さＪｔている。波形８１．８２および８３
はそれぞｉｔモード・スイッチング信号、マスタークロ
゛ンク信号およびスレーブ・クロツク１言号に相１５す
る。平常モード期間中、モード・スイッチング信号８１
は低レベルである。モード・スイッチング信号８１は走
査動作期間中高レベルである。マスクおよびスレーブ・
ラッチの制御端子に加えられる信号の波形はオーツくラ
ップしていないパルスである。

本発明に従い、モード・スイッチ端子６１は関連するマ
ルチプレクサへの導線と共に除去されている。その代り
に走査モードのスイッチングの制御は、平常時にはマス
クおよびスレーブ・クロック・ノくルスが使用する２つ
の端子に特殊な信号を加えると共に、これら特殊信号を
認識し、そこから動作モードを制御するマルチプレクサ
が使用する信号とマスクおよびスレーブ・ラッチを制御
してフリ゛ノプパフロツプが使用する信号を抽出する復
号回路を設けることにより実行される。

第４図には第２図に示す本発明の実施例に従う回路の平
常動作時の波形が示されている。

波形９１は端子５６に供給されるＭ＠号であり、該信号
はマスク・ラッチの制御端子５５に、その補元はＡＮ’
Ｄゲート５９に加えられる。同様に、波形９２は端子６
０に加えられるＳ信号であシ、該信号はまたマルチプレ
クサの制御端子６１およびＡＮＤゲート５９に加えられ
る。該信号が低レベルで＼あると、マルチプレクサは平
常データを組合せ回路からフリップ・フロップに通過さ
せ、該信号が高レベルであると、マルチプレクサは走査
データを通過させる。波形９３はＡＮＤゲート５９の出
力であシ、平常動作モード期間中スレーブ・ラッチ制御
端子５７に加えられる。図かられかるように、この波形
９３は波形９２と一致している。何故ならばＭ信号は反
転されているからである。

牙５図は、同じ装置の走査動作期間中の波形を示す。波
形９５はクロック端子５６に加えられだＭ信号であり、
その補元はＡＮＤゲート５９に加えられる。この波形９
５は平常動作時と同じ一連のパルスよシ成り、これらパ
ルスは主としてラッチのクロック動作を制御する。この
走査モードにあっては、パルス幅をパルスの間のスペー
スと同じにすることが通常望ましい。波形９６はクロッ
ク端子６０に加えられるＳ信号であり、高レベルに留ま
る。この点が従来技術の装置と大幅に異なるところであ
る。マスク・ラッチがオンとなる前にスレーブ・ラッチ
が完全にオフとなることを保証したい場合には、破線９
７で撰すように波形９５が高１ノベルとなる直前に一時
的に低レベルにセットすることが望ましい。しかし、該
信号９６は波形９５が高レベルである残りの期間中は高
レベルでなければならない。これを実現する回路は種々
人手可能である。この波形９６はまたマルチプレクサ５
０の制御端子６１およびＡＮＤゲート５９に供給される
Ｓ信号である。この信号が高レベルの間マルチプレクサ
は走査データをフリップ・フロップに通過させる。波形
９８はＡＮＤゲート５９の出力の信号であシ、スレーブ
・ラッチの制御端子５７に加えられる。波形９６が点線
で示す部分９７を含む場合、波形９Ｂは同様に点線で示
す部分９９を含むことになる。種々のフリップ・フロッ
プが走査モードの特徴であるシフト・レジスタ形態に相
互接続されるとき、フリップ・フロップに加えられる平
常のクロック信号のように見える波形９５および９８は
その中に記憶された信号を通常の仕方でシフトする。

第６図は第２図にブロックとして示した回路の詳細な回
路図であり、オフ図はその機能的に等価な論理回路図で
ある。

牙６図の回路において負荷素子として使用するべくダイ
オード接続して示されたものを除きすべてのトランジス
タはｎ型エンハンスメント・モード・トランジスタであ
り、負荷素子１３０〜１６５はｎ型ディプリーション・
モードΦトランジスタである。′ まず最初に第６図と牙２図を比較すると、トランジスタ
１０１，１０２．．１０３および１６０は平常データと
走査′ｙ′７タのいずれをフリップ・フロップに供給す
るかを決定するマルチプレクサ５０を形成していること
がわかる。トランジスタ１０４および１６１はマスタＯ
ラッチ５４の一部分であるインバータを形成しておシ、
マスタ・ラッチ５４の残り′の部分はトランジスタ１０
５・〜１１０および負荷１３２ならびに１３６によシ形
成されている。トランジスタ１１１〜１１８および負荷
１３４および１６５はスレーブ・ランチ５８を形成し、
その内トランジスタ１１６および１１６はまた５９で示
されるＡ　ＮＤ機能を提供している。トランジスタ１１
６および１１６が含まれている点で、このフリップ・フ
ロップは通常の形態のものと異なる。

次に第６図とオフ図を比較すると、トランジスタ１０１
は端子１２１に提供されるＳクックの補元の制御の下で
端子１２０に提供される平常データに対する伝送ゲート
を構成する。トランジスタ１０６および負荷１３０はＳ
クロックの所望の補元を提供するインバータとして作用
する。トランジスタ１０２は同様にＳクロックの制御の
下で走査データの通過を制御する伝送ゲートである。論
理回路図においてこれは晰望のマルチプレクサ機能を提
供するＡＮＤゲート２０１．２０３、インバータ２０２
および０几２０４と”して示されている。詳細に述べる
と、Ｓクロックの値はトランジスタ１０１と１０２のい
ずれが特定−の時刻において導通しているかを決定する
。

第６図およびオフ図に示すノード１２５はマルチプレク
サの出力で・あシ、Ｓクロックが低レベルのとき平常デ
ータが、Ｓクロックが高レベルのとき走査データがロー
ドされる。

トランジスタ１０４および負荷１６１は、ノード１２５
で得られる信号の補元を必要に応じて提供するインバー
タ２０５として作用する。トランジスタ１０５および１
０６は、ＡＮＤゲート２０６を形成し、トランジスタ１
０７および１０８はＡＮＤゲート２０７を形成する。交
差接続されたトランジスタ１０９および１゛１０は論理
回路図中のＮ　ＯＩｔゲート２０８および２０９を形成
し、ＡＮＤゲート２０６．２０７、ＮＱ几ゲート２０８
および２０９およびインバータ２０５はマスタ・ラッチ
５４を形成する。負荷１６２はＡＮＤゲート２０６およ
びＮＱ几ゲート２０８に共通であり、負荷１６３はＡＮ
Ｄゲート２０７およびＮＱ几ゲート２０９′に共通であ
る。端子１２２に提供されるＭクロックはＡＮＤゲート
２０６および２０７の各々に対する１つの人力として作
用し、それによってＭクロックが低レベルのとき、マス
タ・ランチの状態は元の状態に留まる。Ｍクロックが高
レベルでちると１、マスク・ラッチは状態を変化するこ
とが可能で、ノード１２５の状態に依存した状態となる
。

トランジスタｔ＋１，１１２および１１３はＯ几ゲート
２１０に等価であシ、トランジスタ１’１４　、１１５
および１１６はＯ几ゲート２１１に等価である。交差接
続されたトランジスタ１１７および１１８はそれぞれＮ
ＡＮＤゲート２１２および２１３として作用する。

０几ゲート２１０および２１１ならびにＮＡＮＤゲート
２１２および２１３はスレーブψラッチを形成する。０
几ゲート２１０は人力としてＭクロック、Ｓクロックの
補元およびＮＯＲ。

ゲート２０８の出力を有している。０几ゲート２１１は
人力としてＭクロック、Ｓクロックの補元、ＮＱ几ゲー
ト２０９の出力を有している。トランジスタ１３４は０
几ゲート２１０およびＮＡＮＤゲート２１２に対する共
通の負荷として作用し、トランジスタ１６５は０几ゲー
ト２１１およびＮｉ入ＮＤゲート２１６の共通の負荷と
して作用する。

制御信号であるＭクロックとＳクロックが共に低レベル
の間は、マスク・ラッチ、スレーブ愉ラッチの状態は変
化しない。Ｍクロックが高レベルとなり、Ｓクロックが
低レベルであると、トランジスタ１０１はオンとなり、
平常データはノード１２５に通過し、トランジスタ１０
４によシ反転される。Ｍクロアクは高レベルであるので
、トランジスタ１０５および１０７はオンとなシ、それ
によって平常データはマスターラッチにラッチされる。

マスク・ラッチの設定された値はＭクロックが低レベル
となった後に保持される。

ＭおよびＳクロックが共に高レベルであると、Ｓクロッ
クによシトランジスタ１０２はオンとなるのに対し、ト
ランジスタ１０１はオフである。これにより走査データ
はノード１２５に通過し、トランジスタ１０４に↓シ反
転される。再びＭクロックは、高レベルであるので、ト
ランジスタ１０５および１０７はオンで１１７、走査デ
ータはマスク・ラッチ中にラッチされる。マスク・ラッ
チの設定された値はＭクロックが低レベルに戻った後も
保持される。

マスタ・ランチの状態はＭクロックが高レベルのときに
のみ変化可能であシ、一方、スレーブ・ラッチの状態は
Ｍクロックが低レベルで、Ｓクロックが高レベルのとき
のみ変化可能なことに注意されたい。後者め場合、すな
わちＭクロックが低レベルでＳクロックが高レベルの場
合、マスタ・ラッチの状態はスレーブ・ラッチにコピー
される。

走査テストは前述した従来技術に従う走査テストと同様
に通常の仕方で実行される。走査データ・モードにおけ
る処理の制御系列は次の通りである。両方のクロックが
低レベルであると、不活性である。Ｍ・フロックが高レ
ベルでＳクロックが低レベルであると不適切な平常デー
？がマスタ・ラッチに入る。しかし、両方のクロックが
高レベルになると、マスク・ラッチ中の不適切なデータ
は適切な走査データで置き換えられ、Ｓクロックが高レ
ベルのときにＭクロックが低レベルとなると。

マスタ・ラッチ中の走査データはスレーブ・ランチに加
えられてその出力に現れ、それによってデータの１シフ
トが完了する。Ｓクロックが尚高レベルにあるときＭク
ロックが高レベルに戻ると、走査データの次のビットが
マスク・ラッチに供給され、Ｓクロックが高レベルに留
まっている間にＭクロックが低レベルに戻ると、データ
の第２のシフトがスレーブ・ラッチに対して生じる。こ
の動作は走査レジスタの内容全体（これは直列接続され
たフリップ・フロップにより形成されるシフト・レジス
タの段数に依存する）をロードしてシフト拳アウトする
まで継続される。

フリップ・フロップがマルチプレクサおよび復号回路と
共同して前述の所望の機能を提供することができるなら
ば、本発明は使用するフリップ・フロップには依存しな
いことは明らかである。詳細に述べると、平常モード動
作に際しては部分的に組合せ回路と共同動作するが、通
常の如くマスク・ラッチとスレーブ・ラッチが分離して
いないフリップ・フロップを記憶素子として使用するこ
とも可能である。しかし、走査モード動作に際しシフト
・レジスタとして相互接続するためには、各記憶素子が
マスタおよびスレーブ・ラッチ構成されていることが有
利である。更にある場合には過度に長いシフト・レジス
タを形成することを避け、走査テストのために記憶素子
を２つまたはそれ以上のシフト・レジスタに再構成し、
各シフト・レジスタ、はチップ上の組合せ回路のそれぞ
れ異なる部分を使用するようにすることが望ましい。

更にある場合には、テストに使用される走査データを平
常動作時には他の信号の入力端子として作用する人力ピ
ンに加えることが望ましい。これはこのピンにクロック
信号によって制御されるマルチプレクサ回路を設け、そ
れによって平常動作時には該ピンは割当てられた役割シ
を果たし、走査テスト・モードにあってはそこに加えら
れる走査テスト・データは走査テストのために形成され
たシフト・レジスタの入力端子に供給される。

これまでの説明の便宜上、ラッチは制御信号が高レベル
のときにデータを受は入れるものと阪９して来た。もち
ろん制御信号が低レベルのときにデータを受は入れるラ
ッチを設計することも可能である。特許請求の範囲で使
用するように、°′活性状態゛°とはラッチがデータを
受は入れる状態を、′°不活性状態゛。

とはラッチがデータを受は入れない状態を表わすことに
すると便利である。

走査テストを制御するのに２つの主信号のみを使用する
本技法は、イー・ビー・アイシエルバーガおよびティー
Φダブリュー・ウィリアムスの°′テスト可能なＬＳＩ
の論理設計構造″、ジャーナル拳オブ・デザイン・オー
トメーション・アンドｅフォールト・トレラント・コン
ピユーテイング、第２巻、頁１６５〜１７８．１９７８
年５月、コンピュータ・サイエンス・プレス・インコー
ホレーテッドで述べられている種類の走査構造形態にも
拡張できる。牙８図には第１図と関連して議論した仕方
で組合せ回路と共に使用されるこの種の従来技術の基本
記憶素子がブロック図として示されている。該素子は第
１の極性の保持ラッチ３０１と第２の極性の保持ラッチ
６０２よ構成る特別なシフト・レジスタ・ランチよ構成
る。

前述の論文で述べられているように、シフト・レジスタ
・ラッチ８ＲＬは２．つの極性保持ラッチＰＨＬよ構成
る。極性保持ラッチは２つの入力信号を１有しておシ、
その一方の信号は制御信号として、他方の信号は励起信
号として作用する。制御信号が低レベル、すなわち不活
性であると、ラッチは状態を変化できない。制御信号が
高レベル、すなわち活性状態であると、ラッチの内部状
態は励起信号の値にセットされる。第１のラッチ３０１
には２つの励起信号端子が設けられており、その一つ６
０６には平常データが、能力３０４には走査データが供
給されている。ラッチ６０１の出力はシフト参レジスタ
ーラッチのコンパニオン・ラッチ６０２の励起人力とし
て作用し、ランチ６０２の出力−は端子３０５から得ら
れる。走査データが励起人力として使用されるときに活
性化される走査クロックは端子３０６により第１のラッ
チに加えられる。これによシ第２図の実施例においては
切離して示してあったマルチプレクサ機能が実現される
。更に、第１のラッチの池の制御信号として作用するマ
スク・クロック信号は端子６０７から加えられ、第２の
ラッチに対する制御信号として作用するスレーブ・クロ
ック信号は端子５０８から加えられる。要約すると６つ
の主信号がシフト・レジスタ・ラッチを制御するのに使
用されるが、各主信号を谷シフト・レジスタ・ラッチに
加えるべく配線を設ける必要がある。

動作状態にあっては走査クロックが低レベルに留まると
き、平常データのみが第１のラッチに加えられ、該デー
タはマスクおよびスレーブ・クロックの制御の下で通常
の仕方でシフト・レジスタ・ラッチを通してシフトされ
る。一方、マスク・クロックが低レベルに保持されると
きには、走査データのみが第１のラッチに加えられ、こ
のデータは走査およびスレーブ・クロックの制御の下で
シフト・レジスタを通してシフトされる。

第９図には２つの主制御信号ＭおよびＳのみ（これら主
制御信号ｉ各シフト・レジスタ・ラッチに加える配線を
設ける必要がある。）で前述と同じ結果を達成する本発
明に従う他の実施例が示されている。この装置も第１の
ラッチ４０１と第２のラッチ４０２を含むシフト・レジ
スタ・ラッチを有いておシ、該シフト・レジスタ・ラッ
チには入力端子４０５を介して平常データが、入力端子
４０４を介して走査データが加えられ、出力端子４０５
に現われる。Ｍ子信号はＡＮＤゲート４０６および４０
７の各々に１つの入力として加えられ、Ｍ主信号の補元
がＡＮＤゲート４０８に加えられる。Ｓ主信号はＡＮＤ
ゲート４ｏ６および４０８の各々の入力として加えられ
、Ｓ主信号の補元はＡＮＤゲート４０７に加えられる。

ゲート４０６の出力は、走査クロックとしてランチ４０
１０制御端子４０９に加えられる。ゲート４０７の出力
は、マスタークロックとして第１のラッチ（４０１）の
制御端子（４１０）に加えられ、ゲート４０．８の出力
はスレーブ・クロックとして牙２のラッチ４０２の制御
端子４１１に加えられる。

第１０図は、平常モード動作時における第９図の装置で
使用される種々の信号の波形を示す。波形４２０として
示すＭ信号および波形４２１として示すＳ信号は、規則
的なオーバラップのないパルスである。ＡＮＩ）ゲート
４０６の出力の波形４２２は低レベルに留まっている。

ゲート４０７および４０８の出力に得られる波形４２６
および４２４は、それぞれ波形４２０および４２１と一
致している。

第１１図は、走査テスト時における種々の信号の波形を
示している。Ｍ信号は、パルス幅とパルス間隔が等しい
ような一連のパルスよシ成る波形４３０とされる。Ｓ信
号は、波形４６１に示すように高レベル状態に留まって
いる。その結果、波形４６２として示すゲート４０６の
出力は、波形４３０と一致している。波形４３３として
示すゲート４０７の１出力は、低レベルに留まっている
。波形４６４として示すゲート４０８の出力は波形４５
０の補元である。

要約すると、これらの波形がシフト・レジスタ・ラッチ
の制御のために入手可能であると、その動作は第２図に
示す実施例に対して述べたのと同じものとなる。

【図面の簡単な説明】

第１図は、従来技術に従う走査テスト装置および本発明
に従う走査テスト装置の差異を示す集積化された順序回
路をブロック図として示す図、 牙２図は、本発明で使用するよう作られた記憶素子をブ
ロック図として示す図、 刀・３図は、従来技術に従う走査テストで使用される制
御パルス波形を示す図、 第４図および第５図は、本発明に従う走査テストで使用
される制御パルス波形を示す図、第６図は、本発明を具
現する記憶素子の回路図、 オフ図は、第６図に示す回路と等価な論理ゲートを示す
図、 第８図は、走査テストで使用される記憶菓子を制卸する
従来の装置を示す図、 第９図は、本発明に従い修正された第８図の装置を示す
図、 第１０図および第１１図は、それぞれ正規モードおよび
走査モードにおいて第９図の装置で使用される制御信号
波形を示す図である。 〔主要部分の符号の説明〕 １　　記憶素子　・−−−−−−−−−−−−−−、−
一−−−−−−＝　１２　、１３　、１４第１及び第２
のクロック　−・−−−−−−−−−９１、９２オ乙の
クロック　−−−−−−−−−−−〜−−−−−−−−
−−−−−−−−９６マスク・ラッチ　−〜−−−−−
−−−−一−−−−−−−−−−−−−−＝　　５４５
　　スレーブ・ラッチゝ　−一一一〜−−−−〜−−−
−−−−−−−−−−−−５８６ＡＮＤゲート　　−−
−−−−−−−−−−−−−−−・・・−−−−−ｍ−
−−・　５９出願人：ウエスターン　エレクトリックカ
ムパニー、インコーポレーテッド ＦＩＧ　／ ■ ｈ覧２

Claims (1)

1. 【特許請求の範囲】 １、　記憶素子（例えば１２．１６１１４）の７レイお
   よび組合せ回路（例えば１１）と、該記憶素子に対する
   第１および牙２（例えば９１．９２）のクロック信号を
   供給するデバイス（例えば３４．３５）を含み、これら
   クロック信号のうち一方のみが所定の時刻において活性
   状態にあシ、更に前記記憶素子を組合せ論理回路から切
   離して該記憶素子を１つまたはそれ以上のシフト・レジ
   スタとして再構成するデバイス（例えば１５．．１６．
   第７）と、走査テスト・データを再構成された素子に加
   えるデバイス（例えば２１．２２）と、記憶素子の欠陥
   を表わすテスト出力信号を受信する装置（例えば２５．
   ２６）よシ成る集積回路をテストする装置において、 第１のクロック信号と同時にオ６のクロック信号（例え
   ば９６）を記憶素子に選択的に加える装置（例えば６０
   ）を有し、第１およびオ６のクロック信号はある時間期
   間中同時に活性状態となり、前記切離しを行なって再構
   成するデバイスは第１およびオ６のりＰツク信号が同時
   に活性状態となることに応動してテストのために記憶素
   子をシフト・レジスタに再構成し、記憶素子は第１およ
   びオ６の信号に応動して走査テスト・データをシフト・
   レジスタに加えることを特徴とする集積回路をテストす
   る装置。 ２、特許請求の範囲第１項記載の装置において、更に 記憶素子はフリップ・７０ツブよシ成シ、切離しを行な
   うデバイスはマルチプレクサよシ成ることを特徴とする
   装置。 ６、特許請求の範囲第２項記載の装置において、更に 各フリップ・フロップはマスク・ラッチ（例えば５４）
   とスレーブ・ラッチ（例えば５８）よシ成り、第１のク
   ロック信号はマスク・ラッチおよびＡＮＤゲート（例え
   ば５９）に加えられ、第２および第３のクロック信号は
   マルチプレクサおよびＡＮＤゲートに加えられＡＮＤゲ
   ートの出力はスレーブ・ラッチに加えられることを特徴
   とする装置。