JPH04363024A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に配線層の形成方法に関する。

【０００２】

【従来の技術】Ａｌ及びＡｌ合金は、電気抵抗が低く加
工性にも優れるため、半導体装置において配線層の材料
として多く用いられている。しかし、Ａｌ又はＡｌ合金
から成る配線層は、エレクトロ・マイグレーションやス
トレス・マイグレーションが発生しやすい。このような
不良の発生を抑制する為、Ａｌ合金中には、銅（Ｃｕ）
、チタン（Ｔｉ　）、鉛（Ｐｄ　）、シリコン（Ｓｉ）
等が添加されているが、配線の微細化に伴ない、抑制効
果が不十分となってきている。

【０００３】エレクトロ・マイグレーションやストレス
・マイグレーションは、Ａｌの結晶粒界の界面で起きや
すい。そこで従来は対策として、Ａｌ配線層を幾つかの
層に分けて積層させ、各Ａｌ配線層の間にＡｌ酸化膜（
Ａｌ２　Ｏ３　）を介在させることによって、界面が膜
厚方向に揃わないように分断させていた。

【０００４】従来の配線層の断面構造を図１６に示す。 半導体基板７１の表面にシリコン酸化膜７２が形成され
、その表面上にＡｌ又はＡｌ合金がスパッタリングによ
り堆積されて、一層目のＡｌ配線層７３が形成される。 このＡｌ配線層７３の表面が酸化されて、Ａｌ酸化膜７
６が形成される。ここで、酸化処理には幾つかの方法が
存在する。大気中にＡｌ配線層７３が形成された半導体
基板７１を放置したり、酸素雰囲気中で自然に酸化させ
たり、加熱しながら大気中又は酸素雰囲気中で放置した
り、あるいは純水中に放置するなどが考えられる。

【０００５】しかし、いずれの方法も自然酸化を利用し
ているため、Ａｌ酸化膜７６の膜厚を再現性よく制御す
ることはできない。特に、上述したようなＳｉ等の添加
物があるＡｌ合金の場合には、局部的に電池が形成され
てＡｌ酸化膜の膜厚が厚くなる。そして、Ａｌ酸化膜の
膜厚によって、結晶粒界の界面を分断させる効果が大き
く異なる。従って従来の製造方法では、耐エレクトロ・
マイグレーション性及び耐ストレス・マイグレーション
性に優れたＡｌ配線層を再現性良く形成することができ
ず、高い信頼性が得られないという問題があった。

【０００６】さらに、従来の製造方法には生産性が低い
という問題があった。図１７に従来の製造工程を示す。 先ず、シリコン酸化膜７２が形成された半導体基板７１
をＡｌ膜形成装置の内部へ搬入する（工程８１）。Ａｌ
膜形成装置内部を真空状態にするために、真空引きを行
う（工程８２）。スパッタリングを行い、半導体基板７
１のシリコン酸化膜７２の表面上に、一層目のＡｌ配線
層７３を形成する（工程８３）。Ａｌ膜形成装置の内部
を大気圧のレベルに等しくするために、いわゆる真空破
りを行う（工程８４）。この後、上述した酸化法のいず
れかを用いて、Ａｌ配線層７３上にＡｌ酸化膜７６を形
成する（工程８５）。このような工程８２〜８５をさら
に繰り返して、Ａｌ配線層７４、Ａｌ酸化膜７７、Ａｌ
配線層７５を順に形成していく。このように従来の製造
方法は、Ａｌ酸化膜を形成する毎にＡｌ膜形成装置の真
空引きと真空破りを繰り返さなければならず、生産性を
低下させ製造コストの増大を招いていた。

【０００７】また、Ａｌ配線層を形成する表面には、コ
ンタクトホールやヴィアホールが設けられている場合が
多い。この場合には、Ａｌ配線層をスパッタリングによ
り形成するときに、半導体基板を摂氏４６０度以上の温
度に加熱させてＡｌ又はＡｌ合金を溶融状態にし、ホー
ルに埋め込むことが行われる。また、溶融したＡｌやＡ
ｌ合金はシリコン酸化膜に対して濡れ性が悪い。このた
め、一旦シリコン酸化膜上にチタン（Ｔｉ　）やチタン
ナイトライド（Ｔｉ　Ｎ）の薄い下地膜を形成し、この
下地膜上にＡｌ配線層を高温スパッタリングで形成する
ようにしている。

【０００８】しかし、従来高温スパッタリングを行うと
、ホールの内部にヴォイド（空孔）が発生するという問
題があった。図１８に示されるように、半導体基板９０
上のシリコン酸化膜９１にホール９５が開孔されており
、Ｔｉ　薄膜９２が表面上に形成された後、その上にＡ
ｌ配線層９３が形成されている。このＡｌ配線層９３の
ホール９５の部分に、ヴォイド９４が発生している。ヴ
ォイド９４が存在すると、耐エレクトロ・マイグレーシ
ョン性や耐ストレス・マイグレーション性が低下し、信
頼性の低下を招くことになる。そして、このようなヴォ
イド９４は、ホールの微細化に伴って多く発生していた
。

【０００９】

【発明が解決しようとする課題】上述のように従来の半
導体装置の製造方法には、耐エレクトロ・マイグレーシ
ョン性や、耐ストレス・マイグレーション性に優れたＡ
ｌ配線層を再現性よく形成することができず、高い信頼
性が得られない上に、生産性が低いという問題があった
。

【００１０】本発明は上記事情に鑑み、耐エレクトロ・
マイグレーション性及び耐ストレス・マイグレーション
性に優れたＡｌ配線層を再現性よく形成することができ
ると共に、生産コストを低減し得る半導体装置の製造方
法を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に、Ａｌ又はＡｌ合金を堆積さ
せて膜を形成する際に、半導体基板を加熱する温度を少
なくとも二段階にステップ状に変化させ、各段階毎に膜
を形成していくことを特徴としている。

【００１２】あるいは、本発明の半導体装置の製造方法
は、半導体基板上に、アルミニウム又はアルミニウム合
金を堆積させて膜を形成する際に、前記膜を形成する速
度を少なくとも二段階にステップ状に変化させて、各段
階毎に前記膜を形成していくことを特徴としている。

【００１３】ここで、前記膜の形成は前記半導体基板を
摂氏約４４０度以上に加熱した状態で行うことが望まし
い。

【００１４】また、本発明の半導体装置の製造方法は、
ホールが形成されている半導体基板上に、スパッタリン
グを行ってアルミニウム又はアルミニウム合金を堆積さ
せて膜を形成する際に、初期段階では前記半導体基板を
摂氏約１８０度以下に加熱した状態で前記膜の形成を行
うことを特徴としている。

【００１５】ここで、前記初期段階は、前記アルミニウ
ム又はアルミニウム合金が堆積して形成された前記膜の
膜厚が、約１０００オングストローム以上に到達するま
での段階であることが望ましい。

【００１６】また、前記初期段階を終了した後は、前記
半導体基板を摂氏約４６０度以上に加熱した状態で、前
記膜の形成を行うのが望ましい。

【００１７】あるいは、本発明の半導体装置の製造方法
は、ホールが形成されている半導体基板上に、スパッタ
リングを行ってアルミニウム又はアルミニウム合金を堆
積させて膜を形成する際に、前記膜を形成する速度を、
初期段階では初期以降の段階よりも遅くすることを特徴
としている。

【００１８】この場合の初期段階は、ホール以外の領域
で膜の厚さが約３０００オングストローム以上に到達す
るまでというようにすることもできる。

【００１９】また、初期段階では半導体基板を摂氏約４
６０度以上に加熱した状態で膜の形成を行うのが好まし
い。

【００２０】

【作用】半導体基板上にＡｌ又はＡｌ合金を堆積させて
膜を形成する際に、半導体基板を加熱する温度を、少な
くとも二段階にステップ状に変化させることにより、少
なくとも二層以上の膜が段階的に形成されていく。この
場合に、基板加熱温度がステップ状に変化していくため
、結晶粒の大きさが異なる膜が段階的に積層される。 このため、各々の膜の結晶粒界の界面が膜厚方向に並ば
ず分断される。ここで各々の膜の膜厚は、Ａｌ又はＡｌ
合金を堆積させる厚みを制御することで精度よく制御す
ることができ、さらに各々の膜の結晶粒の大きさは、基
板加熱温度を制御することで容易に高精度に制御するこ
とができる。従って、耐エレクトロマイグレーション性
に優れた膜を再現性よく形成することが可能となる。

【００２１】あるいは、膜形成速度を少なくとも二段階
にステップ状に変化させることで、結晶粒の大きさの異
なる膜が段階的に積層されるため、同様に結晶粒界の界
面が膜厚方向に並ばない状態に形成される。この場合の
基板加熱温度は、摂氏４４０度以上にすることで、耐エ
レクトロ・マイグレーション性及び耐ストレス・マイグ
レーション性を向上させることができる。

【００２２】またホールが形成された基板上に膜を形成
する場合には、初期段階では摂氏１８０度以下に基板加
熱温度を設定することで、ホール内部にＡｌ又はＡｌ合
金を凹凸なく付着させていくことができ、ヴィアホール
の発生を防止することが可能である。この結果、耐エレ
クトロ・マイグレーション性及び耐ストレス・マイグレ
ーション性の向上がもたらされる。

【００２３】ここで、初期段階はホールの径や深さに応
じて変えることができるが、例えばホール以外の領域で
膜厚が１０００オングストローム以上としてもよい。

【００２４】また、初期段階を過ぎた後は基板加熱温度
を摂氏４６０度以上にして膜を形成した方が、ホール部
以外での耐エレクトロ・マイグレーション性及び耐スト
レス・マイグレーション性の向上がもたらされる。

【００２５】ホールが形成されている半導体基板上に膜
を形成する場合に、初期段階では初期以降の段階よりも
膜形成速度を遅くすることで、ホールの上部にＡｌ又は
Ａｌ合金が架橋した状態にならず、ホール内にヴォイド
が発生するのが防止される。

【００２６】ここで、初期段階は例えばホール以外の領
域で膜厚が３０００オングストローム以上になった段階
とすることもできる。

【００２７】また、初期段階で膜形成速度を遅くすると
ともに、半導体基板を摂氏約４６０度以上に加熱するこ
とにより、溶融したＡｌ又はＡｌ合金が少量ずつホール
内へ溶け込んで埋設していき、ヴォイドの発生が防止さ
れる。

【００２８】

【実施例】以下、本発明の一実施例による半導体装置の
製造方法について、図面を参照して説明する。先ず、第
１の実施例による製造方法は、半導体基板上にＡｌ又は
Ａｌ合金から成るＡｌ配線層をスパッタリングにより形
成する時に、半導体基板を加熱する温度を段階的に変化
させる点に特徴がある。

【００２９】図１に、加熱温度の時間的な変化を示す。 先ず、Ｔ１１秒までは半導体基板を摂氏２００度に加熱
し、Ｔ１１秒を経過しＴ１２秒までの間は摂氏４００度
に加熱する。この後、Ｔ１３秒まで摂氏５００度に加熱
する。 このように、半導体基板の加熱温度をステップ状に３段
階に変化させてスパッタリングを行い、Ａｌ配線層を三
層構造で形成する。

【００３０】図２に、形成されたＡｌ配線層の断面構造
を示す。半導体基板１１上のシリコン酸化膜１２の表面
に、Ｓｉ　が１％添加されたＡｌ合金から成るＡｌ配線
層１３〜１５が順に形成されている。それぞれのＡｌ配
線層１３〜１５の膜厚は、いずれも３０００オングスト
ロームであるとする。そして、半導体基板１１を加熱し
た温度がそれぞれ異なることにより、各Ａｌ配線層１３
〜１５の結晶粒の大きさは全て異なっている。一層目の
Ａｌ配線層１３は、加熱温度が摂氏２００度と最も低い
ため、結晶粒は最も小さい。二層目のＡｌ配線層１４は
、加熱温度が摂氏４００度と高く、結晶粒はＡｌ配線層
１３よりも大きくなっている。三層目のＡｌ配線層１５
では、最も高い摂氏５００度に半導体基板１１が加熱さ
れるため、結晶粒は最も大きい。

【００３１】ここで、半導体基板を加熱する温度をステ
ップ状に下げて各Ａｌ配線層を形成してもよい。この場
合には、図２とは逆に一層目から三層目に向かうに従い
、結晶粒は小さくなっていく。あるいは、例えば一層目
のＡｌ配線層は半導体基板を摂氏４００度の高温で加熱
して形成し、二層目は摂氏２００度の低温で形成し、三
層目は再び摂氏５００度の高温に加熱して形成するとい
うように、周期的に高温と低温とを交互に繰り返しても
よい。この場合には、結晶粒の大きいＡｌ配線層と結晶
粒の小さいＡｌ配線層とが交互に積層された構造となる
。

【００３２】このように、第１の実施例の製造方法によ
れば結晶粒径の異なる三層のＡｌ配線層が積層される。 このため、結晶粒界の界面が膜厚方向に並ばず分断され
、エレクトロ・マイグレーション及びストレス・マイグ
レーションによる断線不良の発生が防止される。ここで
Ａｌ配線層は、スパッタリングでＡｌ又はＡｌ合金を堆
積させる厚みを制御することで所望の膜厚に精度良く制
御でき、また結晶粒の大きさは、基板加熱温度の設定に
より所望の大きさに制御することができるため、再現性
に優れている。これにより、Ａｌ配線の信頼性が向上す
る。

【００３３】また、第１の実施例による製造方法では、
その製造工程が図３に示されるように簡略化される。Ａ
ｌ膜形成装置の内部に半導体基板が搬入される（工程２
１）。Ａｌ膜形成装置内部が真空になるように、真空引
きが行われる（工程２２）。スパッタリングにより、Ａ
ｌ配線層が半導体基板上に形成される（工程２３）。こ
こで、加熱温度を段階的に変える毎に半導体基板を搭載
するステージを変えてスパッタリングを行ってもよい。 Ａｌ配線層の形成が終了すると、Ａｌ膜形成装置の内部
気圧が大気圧と等しくなるように真空破りが行われる（
工程２４）。そして、Ａｌ配線層が形成された半導体基
板が、Ａｌ膜形成装置から搬出される（工程２５）。 従来の製造方法では、上述したようにＡｌ酸化膜を形成
する毎に真空引きと真空破りとを繰り返さなければなら
ず、生産性が低かった。これに対し、本実施例の製造方
法ではＡｌ酸化膜を形成する必要がないため、真空引き
と真空破りはそれぞれ１回ずつ行えば足りる。さらに、
Ａｌ酸化膜を形成する工程自体も不要となる。従って、
第１の実施例によれば生産性が大幅に向上し、コスト低
減が達成される。

【００３４】次に、第１の実施例による製造方法により
得られたＡｌ配線層の耐エレクトロ・マイグレーション
性について試験した結果について述べる。半導体基板上
にシリコン酸化膜を形成した後、第１の実施例の製造方
法を用いて結晶粒径の異なる三層構造のＡｌ配線層を形
成した。また各Ａｌ配線層に対しては、通常の写真蝕刻
法やＲＩＥ（リアクティブイオンエッチング）法を用い
てパターニングを行った。このＡｌ配線層について、耐
エレクトロ・マイグレーション性に関する信頼性試験を
行った。測定対象となった配線パターンは、配線幅が２
μｍで長さが１ｍｍの直線状のものである。試験温度は
摂氏２００度に設定し、電流密度は２．０×１０６　Ａ
／ｃｍ２　とした。また、本実施例による製造方法で形
成されたＡｌ配線層と比較するために、従来の製造方法
によりＡｌ配線層を形成した。

【００３５】そして図４に試験結果を示す。実線ｂが第
１の実施例による製造方法で得られたＡｌ配線層のＭＴ
Ｆ（ｍｅａｎ　ｔｉｍｅ　ｔｏ　ｆａｉｌｕｒｅ）値を
示し、実線ａが従来の製造方法で得られたＭＴＦ値であ
る。ここでＭＴＦ値は、それぞれエレクトロ・マイグレ
ーションが発生して不良となった割合が全サンプル数の
５０％になるまでに要した時間を示すものとする。従来
の方法により製造されたＡｌ配線層では、ＭＴＦ値は約
８００時間から４０００時間までばらついている。この
ことは、従来の製造方法では耐エレクトロ・マイグレー
ション性に優れたＡｌ配線層を再現性よく形成すること
ができないことを示す。

【００３６】これに対し、第１の実施例による製造方法
で製造されたＡｌ配線層のＭＴＦ値は、約３０００時間
から４０００時間に集中して分布している。これより、
第１の実施例による製造方法は、耐エレクトロ・マイグ
レーション性に優れたＡｌ配線層を再現性よく形成でき
ることがわかる。

【００３７】この試験結果は、Ａｌ配線層を図２のよう
に３層構造とした場合のものである。しかし３層構造の
場合に限らず、基板加熱温度を摂氏２００度と摂氏５０
０度の２段階に分けて２層構造のＡｌ配線層を形成した
場合にも、同様に耐エレクトロ・マイグレーション性に
優れたものが再現性よく形成されることが確認された。

【００３８】上述した第１の実施例は一例であり、本発
明を限定するものではない。例えば、基板加熱温度は連
続したＡｌ配線層の間で異なっていればよく、またＡｌ
配線層の数は２層又は３層に限らず４層以上であっても
よい。

【００３９】次に、本発明の第２の実施例による製造方
法について説明する。第２の実施例は、Ａｌ配線層を形
成するときの膜形成速度を、段階的に変化させる点に特
徴がある。膜形成速度は、例えばターゲットであるＡｌ
へ衝突させるアルゴン（Ａｒ）イオンの速度や密度を変
えることなどにより、変化させることが可能である。

【００４０】図５に、スパッタリングによりＡｌ合金を
堆積させてＡｌ膜を形成する速度を、時間の経過と共に
変化させた様子を示す。膜の形成を開始してから時点Ｔ
２１までの間は、膜形成速度は０．２５（μｍ／ｍｉｎ
　）であり、時点Ｔ２１から時点Ｔ２２までの間は１．
０（μｍ／ｍｉｎ　）というように、二段階に変化させ
ている。また、このときの半導体基板の加熱温度は摂氏
５００度であり、各段階でのＡｌ膜の膜厚はそれぞれ５
０００オングストロームとする。さらに、材質としては
Ｓｉ　が１％添加されたＡｌ合金を用いるとする。

【００４１】このような方法で、Ａｌ配線層を二層構造
で形成した場合の縦断面を図６に示す。上述した第１の
実施例とは異なり、半導体基板３１を加熱した温度は摂
氏５００度で一定であるが、膜形成速度を二段階に変化
させたことから、シリコン酸化膜３２上のＡｌ配線層３
３及び３４は結晶粒の大きさが異なっている。Ａｌ合金
がスパッタリングによりシリコン酸化膜３２上に付着す
ると、サーフィスマイグレーションと称される現象によ
り表面で拡散し移動する。膜形成速度が遅いと、Ａｌ合
金が堆積していく速度が遅いため、表面上に付着したＡ
ｌ合金は移動しやすく、移動する距離が大きくなって結
晶粒は大きくなる。逆に膜形成速度が速いと、堆積して
いく速度が速くなって、表面上に付着したＡｌは移動し
難くなるため、結晶粒は小さくなる。

【００４２】一層目のＡｌ配線層３３を形成したときの
膜形成速度は、０．２５（μｍ／ｍｉｎ　）と遅く、二
層目のＡｌ配線層３４を形成したときは１．０（μｍ／
ｍｉｎ　）と速い。このため、一層目のＡｌ配線層３３
は二層目のＡｌ配線層３４よりも結晶粒は大きくなって
いる。

【００４３】本発明の第３の実施例では、図７に示され
るように三段階で膜形成速度を変えている。膜形成開始
から時点Ｔ３１までの間の膜形成速度は１．０（μｍ／
ｍｉｎ　）であり、時点Ｔ３１から時点Ｔ３２までは０
．２５（μｍ／ｍｉｎ　）、そして時点Ｔ３２から時点
Ｔ３３までは１．０（μｍ／ｍｉｎ　）に設定されてい
る。このときの半導体基板を加熱する温度は、第２の実
施例と同様に摂氏５００度であり、材質はＳｉが１％添
加されたＡｌ合金である。各段階毎の膜厚は、それぞれ
３３３３オングストロームとする。

【００４４】第３の実施例の方法に従い、三段階に膜形
成速度を変えてＡｌ配線層を形成したときの縦断面を、
図８に示す。半導体基板４１のシリコン酸化膜４２上に
、一層目から三層目のＡｌ配線層４３〜４５が形成され
ている。一層目のＡｌ配線層４３と三層目のＡｌ配線層
４５は、膜形成速度が速いため結晶粒は小さく、二層目
のＡｌ配線層４４は膜形成速度が遅く結晶粒は大きい。

【００４５】このように、第２又は第３の実施例の製造
方法によれば、結晶粒径の異なる二層又は三層のＡｌ配
線層が積層される。これにより、第１の実施例と同様に
、結晶粒界の界面が膜厚方向に並ばずに分断されて、耐
エレクトロ・マイグレーション性及び耐ストレス・マイ
グレーション性が向上する。この場合の結晶粒の大きさ
は、膜形成速度を変えることで所望の大きさに制御する
ことができ、再現性に優れ均一な品質が維持される。 またＡｌ配線層の膜厚は、スパッタリングでＡｌ又はＡ
ｌ合金を堆積させるときの厚みを制御することで、所望
の厚さに精度良く制御することができる。

【００４６】さらに、第２及び第３の実施例における製
造工程は、第１の実施例の場合と同様に簡略化される。 図３に示されるように、半導体基板がＡｌ膜形成装置に
搬入され（工程２１）、Ａｌ膜形成装置の内部が真空引
きによって真空状態になる（工程２２）。Ａｌ膜形成装
置内部で、膜形成速度が段階的に変えられて半導体基板
上にＡｌ配線層が積層される（工程２３）。Ａｌ配線層
の形成が終了すると真空破りが行われ（工程２４）、半
導体基板が搬出される（工程２５）。このように、Ａｌ
膜形成装置を真空にする工程と真空破りを行う工程をそ
れぞれ１回ずつ行えば足りるため、生産性の向上に寄与
することができる。

【００４７】第２及び第３の実施例の方法により製造さ
れたＡｌ配線層の耐エレクトロ・マイグレーション性を
試験した結果について、以下に述べる。半導体基板上に
シリコン酸化膜を形成し、第２及び第３の実施例のそれ
ぞれの膜形成速度に従って、二層又は三層構造のＡｌ配
線層を形成した。それぞれの配線層に対し、写真蝕刻法
及びＲＩＥ技術を用いてパターニングし、幅が２μｍで
長さが１ｍｍの直線状の配線を得た。試験温度は、第１
の実施例によるＡｌ配線層について試験した場合と同様
に摂氏２００度とし、電流密度は２．０×１０６Ａ／ｃ
ｍ２　とした。

【００４８】図９に、試験を行った結果得られたＭＴＦ
値を示す。実線ａは、図４に示されたものと同様に従来
の製造方法で得られたＡｌ配線層のＭＴＦ値を示し、実
線ｃは第２の実施例による製造方法で得られたＡｌ配線
層のＭＴＦ値で、実線ｄは第３の実施例による製造方法
で得られたＡｌ配線層のＭＴＦ値である。

【００４９】上述したように、従来の方法で製造された
Ａｌ配線層は、ＭＴＦ値が約８００時間から４０００時
間までばらついており、耐エレクトロ・マイグレーショ
ン性が低いことがわかる。

【００５０】第２の実施例により製造されたＡｌ配線層
のＭＴＦ値は、約４０００時間から５０００時間に集中
して分布し、第３の実施例により製造されたＡｌ配線層
のＭＴＦ値は、約４５００時間から５５００時間に集中
して分布している。このことから、第２又は第３の実施
例における膜形成速度を二段階以上に変える製造方法に
よれば、耐エレクトロ・マイグレーション性に優れたＡ
ｌ配線層を再現性よく形成することができることがわか
る。

【００５１】ここで、第２及び第３の実施例では、Ａｌ
配線層を形成する間半導体基板の加熱温度は摂氏５００
度で一定である。この加熱温度がＭＴＦ値に与える影響
について、試験を行った。図１０に、基板加熱温度とＭ
ＴＦ値との関係を示す。基板加熱温度を、摂氏２００度
（実線ｅ１）、３００度（実線ｅ２）、４００度（実線
ｅ３）、４２０度（実線ｅ４）、４４０度（実線ｅ５）
、５００度（実線ｅ６）の６種類に設定し、それぞれの
温度でＡｌ配線層を形成した。上述した試験方法でＭＴ
Ｆ値を測定したところ、摂氏４４０度以上でＭＴＦ値が
大幅に向上することが明らかにされた。

【００５２】よって、第２又は第３の実施例によりＡｌ
配線層を形成する場合には、基板加熱温度は摂氏４４０
度以上に設定した上で膜形成速度を二段階以上に変える
ことが望ましい。

【００５３】上述した第２及び第３の実施例も第１の実
施例と同様に一例に過ぎず、本発明を限定するものでは
ない。例えば、膜形成速度は少なくとも二段階で変えば
よく、４段階以上に渡って変えてもよい。

【００５４】次に、本発明の第４の実施例について説明
する。この実施例は、コンタクトホール又はヴィアホー
ルの形成された半導体基板上にＡｌ配線層を形成する際
に、Ａｌ又はＡｌ合金でホール内を埋めていく途中の初
期段階において、半導体基板の加熱温度を摂氏１８０度
以下にする点に特徴がある。

【００５５】この初期段階における基板加熱温度が、Ａ
ｌ配線層中のヴォイドの発生に与える影響について調べ
た結果を説明する。

【００５６】半導体基板上にシリコン酸化膜を約１μｍ
の厚さに形成し、写真蝕刻法とＲＩＥ技術を用いて、直
径約１μｍ、深さ約１μｍのホールを形成した。シリコ
ン酸化膜及びホールの内部に、Ｔｉ　膜をスパッタリン
グで３００オングストロームの厚さに形成し、さらにそ
の上にＴｉ　Ｎ膜をスパッタリングで１０００オングス
トロームの厚さに形成して下地膜を形成した。

【００５７】このような４種類のサンプルを用意し、基
板加熱温度を変えてＡｌ配線層を０．２μｍの厚さに形
成した。この膜厚は、ホールが存在しない平坦部分にお
けるものとする。膜形成速度は、０．３（μｍ／ｍｉｎ
　）に設定した。そして、ホール側面におけるＡｌ配線
層中のヴォイドの発生状況を、走査型電子顕微鏡を用い
て観察した。

【００５８】図１１（ａ）〜（ｄ）に、加熱温度を摂氏
１５０度、１８０度、２１０度、２４０度にそれぞれ設
定したときのホール５７内部の状況を示す。上述したよ
うに、半導体基板５０上には膜厚１μｍのシリコン酸化
膜５１が形成され、直径が１μｍで深さが１μｍのホー
ル５７が開孔されており、さらにその表面上にはＴｉ　
膜とＴｉ　Ｎ膜とから成る下地膜５２が形成されている
。

【００５９】図１１（ａ）に示されるように、基板加熱
温度を摂氏１５０度にした場合は、Ａｌ配線層５３はホ
ール５７の側面において平坦に形成されており、凹凸は
存在しない。この状況は、図１１（ｂ）のように摂氏１
８０度に加熱した場合のＡｌ配線層５４においても同様
である。

【００６０】しかし、図１１（ｃ）に示されたように、
基板加熱温度が摂氏２１０度になると、ホール５７内部
のＡｌ配線層５５には凹凸５５ａが発生した。基板加熱
温度が摂氏２４０度に設定された場合も、図１１（ｄ）
のように凹凸５６ａが観察された。

【００６１】このように、Ａｌ配線層をホールを埋める
ように形成する場合、初期段階では基板加熱温度を摂氏
１８０度以下に設定することで、ホール側面にＡｌ膜を
滑らかに形成することができることがわかる。ここで、
どの段階までを初期段階とするかはホールの直径や深さ
により異なるが、例えば平坦部において少なくとも約１
０００オングストロームの厚さに形成されるまでとする
こともできる。

【００６２】次に、初期段階において同様に基板加熱温
度を変えて約０．２μｍの膜厚のＡｌ配線層を形成し、
さらに加熱温度を摂氏４６０度に上昇させて約０．８μ
ｍのＡｌ配線層を形成してホール内の状況を調べた結果
について述べる。図１２（ａ）のように、初期段階で基
板加熱温度を摂氏１５０度にした場合にはホール内部に
ヴォイドは発生しなかった。同様に、初期段階での加熱
温度を摂氏１８０度にした場合にも、図１２（ｂ）のよ
うにヴォイドは発生していない。基板加熱温度が摂氏２
１０度になると、図１２（ｃ）に示されたようにホール
５７内部のＡｌ配線層６３中にヴォイド６４が発生した
。これは、図１１（ｃ）に示されたように、初期段階で
の加熱温度が摂氏２１０度になると、ホール５７の側面
のＡｌ膜に凹凸が発生することが影響していると考えら
れる。初期段階での基板加熱温度が摂氏２４０度の場合
にも、図１２（ｄ）のようにヴォイド６５の発生が見ら
れた。

【００６３】このことから、ホールを埋めるようにＡｌ
配線層を形成する場合には、初期段階では基板加熱温度
を摂氏１８０度以下に設定することで、ホール内部のＡ
ｌ配線層中にヴォイドが発生するのを有効に防止するこ
とができることが明らかとなった。これにより、ホール
部における耐エレクトロ・マイグレーション性及び耐ス
トレス・マイグレーション性を向上させることが可能で
ある。

【００６４】また、初期段階で摂氏１８０度以下に基板
を加熱し、ホール側面に滑らかにＡｌ膜を形成した後は
、加熱温度を摂氏４６０度以上に上昇させてＡｌ配線層
を形成する方が望ましい。このように基板加熱温度を設
定することで、第２及び第３の実施例において述べたよ
うに、ホール部以外での耐エレクトロ・マイグレーショ
ン性及び耐ストレス・マイグレーション性を高めること
ができる。

【００６５】本発明の第５の実施例について説明する。 この実施例は、第４の実施例と同様に、ホールの形成さ
れた半導体基板上にＡｌ配線層を形成する方法に関する
。そして、第５の実施例はＡｌ又はＡｌ合金でホール内
を埋めていく初期段階で、膜形成速度を意図的に遅くす
る点に特徴がある。膜形成速度は、上述したようにター
ゲットのＡｌへ衝突させるＡｒイオンの速度や密度を低
下させることなどによって、遅くすることができる。

【００６６】初期段階では膜形成速度を遅くすることで
、ホール内部に徐々にＡｌ又はＡｌ合金が堆積されてい
き、ホールの上部で架橋した状態になってヴォイドが発
生するのが防止される。また、初期段階において膜形成
速度を遅くするとともに、半導体基板を摂氏約４６０度
以上に加熱すると、溶融したＡｌ又はＡｌ合金が少量ず
つホール内部へ流れ込んで埋めていくことになり、ヴォ
イドの発生をより確実に防止することができる。

【００６７】次に、この第５の実施例に従って、初期段
階で膜形成速度を遅くして形成したＡｌ配線層の評価を
行った。

【００６８】図１３（ａ）に、評価用の下地の平面図を
示し、このＡ−Ａ線に沿う縦断面を図１３（ｂ）に示す
。半導体基板１００上に熱酸化膜１０５を約１０００オ
ングストロームの膜厚で形成し、その上に５０００オン
グストロームの厚みでＡｌ膜を形成した。写真蝕刻法を
用いてこのＡｌ膜をパターニングし、幅が１．５μｍｍ
、長さが１ｍｍのＡｌ配線層１０１を４μｍの間隔で１
００本形成した。各Ａｌ配線層１０１の両端には、１０
０μｍ角のパッド１０１ａを設けた。このＡｌ配線層１
０１の上に、ＣＶＤ法を用いてシリコン酸化膜を膜厚が
１．０μｍになるように堆積させる。そして、下層のＡ
ｌ配線層１０１上に、直径１．０μｍのスルーホール１
０２をＲＩＥ法により開孔して、評価用下地とした。

【００６９】このようにして得られた評価用下地の上に
、従来の方法と第５の実施例による方法とを用いて、そ
れぞれＡｌ膜を１．０μｍの厚さにスパッタリングで形
成した。従来の方法による場合は、膜形成速度は１．０
μｍ／ｍｉｎ　で一定とし、本実施例による場合は、初
期段階では０．１μｍ／ｍｉｎ　で、以後は１．０μｍ
／ｍｉｎとした。また、いずれもＳｉが１％添加された
Ａｌ合金を用いた。ＲＩＥ法により、幅が０．８μｍで
長さが１ｍｍのＡｌ配線層を得た。図１４（ａ）に、得
られたＡｌ配線層の平面図を示し、図１４（ｂ）にＢ−
Ｂ線に沿う縦断面を示す。上述したように、下地として
下層のＡｌ配線層１０１とシリコン酸化膜１０５とが形
成され、コンタクトホール１０２が開孔されており、そ
の上に上層のＡｌ配線層１０４が形成されている。この
上層のＡｌ配線層１０４の両端にも、１００μｍ角のパ
ッド１０４ａが形成されている。

【００７０】従来の方法で形成した上層のＡｌ配線層１
０４と、第５の実施例による方法で形成したＡｌ配線層
１０４とに対し、それぞれ下層のＡｌ配線層１０１との
間の導通を摂氏２００度、電流密度２．０×１０６　Ａ
／ｃｍ２　の条件で、１５０時間のエレクトロ・マイグ
レーションの試験を行った後に検査することで、ホール
１０２におけるステップカバレージの比較評価を行った
。図１５に、導通率の比較結果を示す。従来の方法で形
成した上層のＡｌ配線層１０４と下層のＡｌ配線層１０
１との間の導通率は約４０％と低かった。これに対し、
第５の実施例により形成した上層のＡｌ配線層１０４で
は、導通率は１００％であった。このように、本実施例
の方法によれば、直径が１μφでアスペクト比が１．０
という比較的急峻なホール１０２においても、良好なス
テップカバレージが得られ、ヴォイドの発生を防止でき
ることが明らかになった。

【００７１】第５の実施例では、初期段階での膜形成速
度を０．１μｍ／ｍｉｎ　とし、以後の段階では１．０
μｍ／ｍｉｎ　としている。しかし、膜形成速度はアス
ペクト比に応じて設定を変えることができ、この値に限
定されない。特に初期段階では、ホールの上部にＡｌ又
はＡｌ合金が架橋した状態とならず、ホール内を埋める
ことのできる程度に膜形成速度を遅く設定すればよい。

【００７２】

【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、半導体基板上にＡｌ又はＡｌ合金を堆積
させて膜を形成する際に、半導体基板を加熱する温度を
少なくとも二段階にステップ状に変化させて二層以上の
膜を段階的に形成していくため、結晶粒の大きさが異な
る膜が段階的に形成され、各々の膜の結晶粒界の界面が
膜厚方向に並ばず分断され、耐エレクトロ・マイグレー
ション性及び耐ストレス・マイグレーション性に優れた
膜が再現性よく形成される。またこの製造方法によれば
、各々の膜の間の酸化膜を形成させる場合と異なり、膜
形成装置を真空状態にしたり大気圧状態にする処理を繰
り返す必要がなく、製造コストの低減化を図ることが可
能である。

【００７３】あるいは、膜形成速度を二段階以上に分け
て変えて二層以上の膜を形成することにより、結晶粒の
大きさが異なる膜が段階的に形成され、各々の膜の結晶
粒界の界面が膜厚方向に並ばず分断され、耐エレクトロ
・マイグレーション性及び耐ストレス・マイグレーショ
ン性に優れた膜が再現性よく形成される。この方法にお
いても、膜形成装置を真空状態にしたり大気圧状態にす
る処理はそれぞれ１回ずつで足りるため、製造コストの
低減が可能である。

【００７４】またホールが形成されている基板上に、ホ
ールを埋めるようにＡｌ配線層を形成する場合には、初
期段階での基板加熱温度を摂氏１８０度以下にすること
で、ホール内部のＡｌ配線層中にヴォイドが発生するの
を防止することができ、ホール部での耐エレクトロ・マ
イグレーション性及び耐ストレス・マイグレーション性
を向上させることが可能である。

【００７５】あるいは、初期段階での膜形成速度を遅く
することで、ホール上部にＡｌ又はＡｌ合金が架橋した
状態にならずにホール内を埋めていくことができ、ヴォ
イドの発生が防止されて、耐エレクトロ・マイグレーシ
ョン性及び耐ストレス・マイグレーション性が向上する
。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置の製造
方法における半導体基板の加熱温度の時間的変化を示し
た説明図。

【図２】同製造方法により形成されたＡｌ配線層の断面
構造を示した縦断面図。

【図３】同製造方法を用いた場合の製造工程を示した説
明図。

【図４】同製造方法と従来の製造方法とを比較した試験
結果を示した説明図。

【図５】本発明の第２の実施例による半導体装置の製造
方法における半導体基板の膜形成速度の時間的変化を示
した説明図。

【図６】同製造方法により形成されたＡｌ配線層の断面
構造を示した縦断面図。

【図７】本発明の第３の実施例による半導体装置の製造
方法における半導体基板の膜形成速度の時間的変化を示
した説明図。

【図８】同製造方法により形成されたＡｌ配線層の断面
構造を示した縦断面図。

【図９】本発明の第２及び第３の実施例による製造方法
と従来の製造方法とを比較した試験結果を示した説明図
。

【図１０】本発明の第２の実施例による製造方法におい
て、半導体基板の加熱温度を変えた場合のＭＴＦ値の変
化を示した説明図。

【図１１】コンタクトホールが形成された半導体基板に
Ａｌ配線層を形成するときの、初期段階における半導体
基板の加熱温度の影響を示した縦断面図。

【図１２】コンタクトホールが形成された半導体基板に
Ａｌ配線層を形成したときの半導体基板の加熱温度の影
響を示した縦断面図。

【図１３】本発明の第５の実施例による製造方法と従来
の製造方法とを比較評価するための下層のＡｌ配線層を
示した説明図。

【図１４】同実施例又は従来の製造方法で形成された上
層のＡｌ配線層を示した説明図。

【図１５】同実施例によるＡｌ配線層と従来の製造方法
によるＡｌ配線層の導通を評価した結果を示した説明図
。

【図１６】従来の製造方法により形成されたＡｌ配線層
の断面構造を示した縦断面図。

【図１７】同製造方法を用いた場合の製造工程を示した
説明図。

【図１８】従来の製造方法によりコンタクトホールが形
成されている半導体基板上にＡｌ配線層を形成した場合
の断面構造を示した縦断面図。

【符号の説明】 １１，３１，４１，５０　　半導体基板１２，３２，４
２，５１　　シリコン酸化膜１３〜１５，３２，３３，
３４，４３〜４５，５３〜５６　　Ａｌ配線層 ４６，４７，６１〜６５　　Ａｌ酸化膜５２　　下地膜 ５７　　ホール ６４，６５　　ヴォイド

Claims (9)

【特許請求の範囲】
1. 【請求項１】半導体基板上に、アルミニウム又はアルミ
   ニウム合金を堆積させて膜を形成する際に、前記半導体
   基板を加熱する温度を少なくとも二段階にステップ状に
   変化させて、各段階毎に前記膜を形成していくことを特
   徴とする半導体装置の製造方法。
2. 【請求項２】半導体基板上に、アルミニウム又はアルミ
   ニウム合金を堆積させて膜を形成する際に、前記膜を形
   成する速度を少なくとも二段階にステップ状に変化させ
   て、各段階毎に前記膜を形成していくことを特徴とする
   半導体装置の製造方法。
3. 【請求項３】前記膜の形成は、前記半導体基板を摂氏約
   ４４０度以上に加熱した状態で行うことを特徴とする請
   求項２記載の半導体装置の製造方法。
4. 【請求項４】ホールが形成されている半導体基板上に、
   スパッタリングを行ってアルミニウム又はアルミニウム
   合金を堆積させて膜を形成する際に、初期段階では前記
   半導体基板を摂氏約１８０度以下に加熱した状態で前記
   膜の形成を行うことを特徴とする半導体装置の製造方法
   。
5. 【請求項５】前記初期段階は、前記アルミニウム又はア
   ルミニウム合金が堆積して形成された前記膜の膜厚が、
   前記ホール以外の領域で約１０００オングストローム以
   上に到達するまでの段階であることを特徴とする請求項
   ４記載の半導体装置の製造方法。
6. 【請求項６】前記初期段階を終了した後は、前記半導体
   基板を摂氏約４６０度以上に加熱した状態で、前記膜の
   形成を行うことを特徴とする請求項４又は５記載の半導
   体装置の製造方法。
7. 【請求項７】ホールが形成されている半導体基板上に、
   スパッタリングを行ってアルミニウム又はアルミニウム
   合金を推積させて膜を形成する際に、前記膜を形成する
   速度を初期段階では初期以降の段階よりも遅くすること
   を特徴とする半導体装置の製造方法。
8. 【請求項８】前記初期段階は、前記アルミニウム又はア
   ルミニウム合金が堆積して形成された前記膜の膜厚が、
   前記ホール以外の領域で約３０００オングストローム以
   上に到達するまでの段階であることを特徴とする請求項
   ７記載の半導体装置の製造方法。
9. 【請求項９】前記初期段階では、前記半導体基板を摂氏
   約４６０度以上に加熱した状態で、前記膜の形成を行う
   ことを特徴とする請求項７又は８記載の半導体装置の製
   造方法。