JPH04363760A

JPH04363760A - ディジタル信号処理プロセッサ

Info

Publication number: JPH04363760A
Application number: JP13886191A
Authority: JP
Inventors: Yukio Suzuki; 幸夫鈴木; Tomoyuki Kishi; 智之岸; Hideki Kamoi; 鴨井　秀樹; Hiromi Ando; 安藤　博美
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-06-11
Filing date: 1991-06-11
Publication date: 1992-12-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音声処理や、画像処理
等といった大規模な数値演算を高速に行えるディジタル
信号処理プロセッサ（以下、ＤＳＰという）、特にその
メモリ構成に関するものである。

【０００２】

【従来の技術】従来、この種のＤＳＰとしては、例えば
、ＴＭＳ３２０Ｃ２５ユーザーズ・マニュアル、（１９
８９）テキサス　　インスツルメンツ社Ｐ．２−２に記
載されるものがあった。以下、その構成を図を用いて説
明する。

【０００３】図２は、前記文献に記載された従来のＤＳ
Ｐの要部を示す機能ブロック図である。

【０００４】このＤＳＰは、内部のデータバス１，２を
有し、それにはＤＳＰ全体の動作を制御する制御部１０
が接続されている。デーダバス２には、データの小数点
位置等を調節するシフタ２１が接続され、そのシフタ２
１の出力側に、選択手段であるマルチプレクサ（以下、
ＭＵＸという）３１を介して算術論理ユニット（以下、
ＡＬＵという）４０が接続されている。

【０００５】ＡＬＵ４０は、算術演算及び論理演算を行
うユニットであり、その出力側には演算結果を一時記憶
するアキュムレータ（以下、ＡＣＣという）５１が接続
されている。ＡＣＣ５１の出力側は、ＡＬＵ４０にフィ
ードバック接続されると共に、シフタ２３を介してデー
タバス２に接続されている。

【０００６】データバス２には、データのバッファリン
グを行うレジスタ５２が接続され、さらにそのデータバ
ス１，２に、該データバス上のデータを選択するセレク
タ３２が接続されている。レジスタ５２及びセレクタ３
２の出力側には、乗算器６０が接続され、その出力側に
、該乗算結果のバッファリングを行うレジスタ５３が接
続されている。レジスタ５３の出力側には、シフタ２２
を介してＭＵＸ３１が接続されている。

【０００７】また、データバス２には、プログラム制御
により任意のアドレスを指定してメモリアクセスを行う
メモリアクセス手段、例えば補助レジスタ５４が接続さ
れ、その出力側にデータ格納用のメインメモリ７０が接
続されている。メインメモリ７０は、例えば３つのメモ
リブロック７１，７２，７３より構成され、該メモリブ
ロック７１がＭＵＸ３３を介してデータバス１または２
に接続され、該メモリブロック７２，７３がデータバス
２に接続されている。

【０００８】なお、図２には図示されていないが、デー
タバス１，２には、プログラム格納用のプログラムメモ
リや各種のレジスタ群等が接続されている。

【０００９】次に、動作を説明する。

【００１０】例えば、メインメモリ７０に格納されたデ
ータを用いて演算処理を行う場合、補助レジスタ５４が
プログラム制御によりアドレスを指定して該メインメモ
リ７０内のデータを読出す。この読出されたデータは、
データバス１，２を介して乗算器６０側またはＡＬＵ４
０側へ入力される。

【００１１】即ち、乗算器６０側では、データバス１，
２を介して送られてくるデータがレジスタ５２またはセ
レクタ３２を介して乗算器６０に入力される。乗算器６
０は、所定の乗算処理を行い、その乗算結果をレジスタ
５３、シフタ２２、及びＭＵＸ３１を介してＡＬＵ４０
へ送る。ＡＬＵ４０での演算処理が不要のときは、該Ａ
ＬＵ４０、ＡＣＣ５１及びシフタ２３を介して乗算結果
をデータバス２へ送る。

【００１２】また、ＡＬＵ４０側では、データバス２か
ら送られてくるデータがシフタ２１及びＭＵＸ３１を介
して該ＡＬＵ４０に入力される。ＡＬＵ４０は、ＭＵＸ
３１の出力データとＡＣＣ５１で一時記憶されたデータ
との算術演算を行い、その演算結果をＡＣＣ５１及びシ
フタ２３を介してデータバス２へ送る。

【００１３】データバス２へ送られた演算結果は、補助
レジスタ５４で指定されるアドレスに基づき、メモリブ
ロック７１〜７３に格納される。

【００１４】ディジタル信号処理では、複素数の積和演
算を多用するので、その複素数の積和演算の一例を次式
（１）〜（５）に示す。（１）式の各項は複素数であるから、各々次のように表
される。　　　　　　Ａ　　＝Ｅ　　＋ｊＦ　　　　　　Ｃｋ　＝Ｇｋ　＋ｊＨｋ　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　Ｄｋ　
＝Ｌｋ　＋ｊＭｋ　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　・・・（２）　　　　　
　（２）式を用いると、（１）式の右辺は次のように表
される。　　　　　　Ｃｋ　・Ｄｋ　＝（Ｇｋ　・Ｌｋ　−Ｈｋ
　・Ｍｋ　）　　　　　　　　　　　　　　　　　　＋
ｊ（Ｇｋ　・Ｍｋ　＋Ｌｋ　・Ｈｋ　）　　　　　　・
・・（３）　　　　　　（３）式の右辺を各々　　　　　　Ｏｋ　＝Ｇｋ　・Ｌｋ　−Ｈｋ　・Ｍｋ　
　　　　　　Ｐｋ　＝Ｇｋ　・Ｍｋ　＋Ｌｋ　・Ｈｋ　
　　　　　　　　　　　　　　　　　　　　・・・（４
）　　　　　　とすると、（２）式におけるＥとＦは各
々次のように表される。（５）式のＯｋ　とＰｋ　は演算途中の一時的なデータ
である。このような演算を図２のＤＳＰで実行すること
を考える。変数Ｇｋ　，Ｈｋ　，Ｌｋ　，Ｍｋ　は予め
メモリブロック７１〜７３に格納されているものとする
。

【００１５】まず、（４）式におけるＯｋ　の初項（Ｏ
０　）を求めるために、ＡＬＵ４０及び乗算器６０によ
って次式（６）の演算を行う。　　　　　　Ｏ０　＝Ｇ０　・Ｌ０　−Ｈ０　・Ｍ０　
　　　　　　　　　　　　　　　　　　　　・・・（６
）同様にＯの全ての添え字ｋ（この例の場合にはｋ＝０
〜９）と、同じくＰの全ての添え字ｋ（この例の場合に
はｋ＝０〜９）について順次演算を行う。

【００１６】このようにして得られたＯｋ　とＰｋ　は
、（５）式で解るように後で使用されるので、補助レジ
スタ５４で指定されるアドレスに基づき、メモリブロッ
ク７１〜７３に順次格納しておく。その後、（５）式で
示されるように、補助レジスタ５４のアドレス指定によ
り、Ｏｋ　とＰｋ　を順次呼出してＥとＦを求める。

【００１７】

【発明が解決しようとする課題】しかしながら、上記構
成のＤＳＰでは、次のような課題があった。

【００１８】従来のＤＳＰでは、演算途中のデータ、例
えば（５）式のＯｋ，Ｐｋ　を一時的に格納しておくた
めのメモリがないため、メモリブロック７１〜７３の一
部分を用い、該演算途中のデータを一時的に格納するた
めのワーキングメモリとして使用している。このとき、
Ｏｋ　とＰｋ　を格納または呼出すには、１つずつ補助
レジスタ５４を用いてメモリブロック７１〜７３の書込
み／読出しアドレスを指定しなければならない。そのた
め、一時的にしか格納する必要のないデータであっても
、補助レジスタ５４を用いてデータの書込み及び読出し
を管理しなくてはならない。

【００１９】このように、プログラムに基づき制御部１
０で、ワーキングメモリアドレスを管理する必要があり
、プログラム記述量の増加、及び実行速度の低下を招い
ていた。従って、従来のＤＳＰでは、プログラム作成が
複雑になると共に、処理能力（高速性）の面で技術的に
充分満足のゆくものではなかった。

【００２０】本発明は、前記従来技術が持っていた課題
として、アドレス管理によるプログラム作成の困難性、
及び処理能力の低下の点について解決したＤＳＰを提供
するものである。

【００２１】

【課題を解決するための手段】第１の発明は前記課題を
解決するために、算術演算及び論理演算を行うＡＬＵと
、乗算を行う乗算器と、データを格納するメモリと、プ
ログラム制御によって任意のアドレスを指定して前記メ
モリに対するアクセスを行うメモリアクセス手段とを、
備えたＤＳＰにおいて、次のような手段を設けたもので
ある。

【００２２】即ち、この第１の発明では、前記メモリ上
に定義する先入れ先出し型メモリ領域（以下、ＦＩＦＯ
領域という）中の読出しアドレス及び書込みアドレスを
指示するアドレスポインタと、前記ＦＩＦＯ領域の先頭
アドレス及び最終アドレスを示すアドレスレジスタと、
前記メモリアクセス手段で指定されるアドレスに基づき
前記メモリに対して前記アドレスポインタ及びアドレス
レジスタの内容の待避及び復帰を制御する転送制御手段
とを、設けている。

【００２３】第２の発明は、第１の発明のＤＳＰにモジ
ュロ（ｍｏｄｕｌｏ）チェック手段を設けている。この
モジュロチェック手段は、前記アドレスポインタ及びア
ドレスレジスタの出力に基づきモジュロ演算を行って前
記ＦＩＦＯ領域に対する読出し／書込み量のオーバフロ
ーの検出を行う機能を有している。

【００２４】

【作用】第１の発明によれば、以上のようにＤＳＰを構
成したので、アドレスポインタ及びアドレスレジスタに
よってデータ格納用メモリ上にＦＩＦＯ領域を実現する
。そして、アドレスポインタによってＦＩＦＯ領域中の
読出しアドレス及び書込みアドレス指示し、さらに該ア
ドレスレジスタによって該ＦＩＦＯ領域の先頭アドレス
及び最終アドレスを示し、該ＦＩＦＯ領域に対するデー
タの書込み及び読出しが行える。さらに、転送制御手段
は、データ格納用メモリに対して任意のアドレスをプロ
グラムで指定可能な通常のメモリアクセス手段によって
指定されるアドレスに基づき、該メモリに対してアドレ
スポインタ及びアドレスレジスタの内容を待避及び復帰
させ、任意の数のＦＩＦＯのアクセスを可能にさせる。

【００２５】第２の発明によれば、モジュロチェック手
段は、ＦＩＦＯ領域に対する読出し過ぎ及び書込み過ぎ
を検出し、それに応じた検出信号を出力する。そのため
、この検出信号を用い、プログラム制御によってＦＩＦ
Ｏ領域に対する書込み及び読出しエラーに対する任意の
処理の実行が行える。従って、前記課題を解決できるの
である。

【００２６】

【実施例】図１は、本発明の一実施例を示すＤＳＰの要
部の機能ブロック図であり、従来の図２中の要素と共通
の要素には共通の符号が付されている。

【００２７】このＤＳＰでは、従来の図２のＤＳＰに、
ＦＩＦＯを実現するための機能ブロック１００を付加し
た構成になっている。

【００２８】この機能ブロック１００は、メモリブロッ
ク７１〜７３上に定義するＦＩＦＯ領域に対するアドレ
スの待避／復帰を制御する転送制御手段１１０を有し、
該転送制御手段１１０がデータバス２及び補助レジスタ
５４に接続されている。この転送制御手段１１０には、
アドレス切替え用のＭＵＸ１２１を介してアドレスポイ
ンタ１３０及びアドレスレジスタ１４０が接続されてい
る。アドレスポインタ１３０及び補助レジスタ５４の出
力側には、それらの出力を切替えるＭＵＸ１２２を介し
てメインメモリ７０が接続されている。さらに、アドレ
スポインタ１３０及びアドレスレジスタ１４０の出力側
には、モジュロチェック手段１５０が接続されている。

【００２９】アドレスポインタ１３０は、メインメモリ
７０上に定義したＦＩＦＯ領域中の読出しアドレス及び
書込みアドレスを指示するもので、読出しアドレスを指
示するリードポインタ（ＲＰ）１３１、及び書込みアド
レスを指示するライトポインタ（ＷＰ）１３２より構成
されている。アドレスレジスタ１４０は、ＦＩＦＯ領域
の先頭アドレス及び最終アドレスを示すもので、開始ア
ドレスを示す開始レジスタ１４１、及び最終アドレスを
示す終了レジスタ１４２より構成されている。そして、
これらのアドレスポインタ１３０及びアドレスレジスタ
１４０の内容をメインメモリ７０に対して待避／復帰さ
せるための機能を、転送制御手段１１０及びＭＵＸ１２
１が有している。

【００３０】アドレスポインタ１３０の出力側に接続さ
れたＭＵＸ１２２は、メインメモリ７０に対し、従来と
同じ使用法をするときとＦＩＦＯとして使うときとの両
アドレスを切替えるための機能を有している。モジュロ
チェック手段１５０は、アドレスポインタ１３０及びア
ドレスレジスタ１４０の出力に基づき、モジュロ演算を
行ってＦＩＦＯ領域に対する読出し過ぎ及び書込み過ぎ
を検出する機能を有している。モジュロ演算とは、２つ
の整数を別な整数で割ったとき、同じ乗余ができる場合
、この整数の性質を該モジュロ演算といい、これを利用
して読出し過ぎ／書込み過ぎの検出を行う。このモジュ
ロチェック手段１５０は、読出し／書込み量のオーバフ
ローを検出して警告信号ＡＬＭを出力する比較器１５１
と、ＦＩＦＯ領域に格納されているデータの数を計数す
るカウンタ１５２とで、構成されている。

【００３１】次に、図３〜図６を参照しつつ、図１の動
作を説明する。

【００３２】図３は（５）式のＯｋ　，Ｐｋ　（ｋ＝０
〜９）をＦＩＦＯに格納した場合の様子を示す図、図４
はＦＩＦＯからデータを１つ読出すときのＦＩＦＯ内の
データの格納状況の変化を示す図である。さらに、図５
は図１のメインメモリ７０中のＦＩＦＯ領域の定義の様
子を示す図、図６は図１のアドレスポインタ１３０及び
アドレスレジスタ１４０の内容の待避と復帰の様子を示
す図である。

【００３３】従来例で説明したように、ディジタル信号
処理で多用される（１）式のような複素数の積和演算で
は、一時データを順次格納し、順次読出すという操作が
多く使われる。このデータを順次格納し、順次読出すと
いう操作は、ＦＩＦＯに対応する。（５）式のＯｋ　，
Ｐｋ　（ｋ＝０〜９）をＦＩＦＯに格納したときの様子
が図３に示されている。

【００３４】図３においては、（４）式におけるＯｋ　
とＰｋ　が既に計算された後の様子が示されているので
、ＯとＰの各々の添え字ｋに対して昇順に格納されてい
る。従って、（５）式の演算は図３のＯとＰを順番に取り出
してくるだけでよい。このときのＦＩＦＯ内のデータの
格納状況の変化が図４に示されている。

【００３５】図４に示すように、Ｏ０　を読出すことで
、Ｏ０　自信はＦＩＦＯから消滅し、残りのデータが１
つずつシフトし、次にＯ１が読出される準備を整える。このように、回路構成（ハードウェア）でＦＩＦＯを用
意することでも、ディジタル信号処理で多用される複素
数の積和演算を効率よく実現することは可能だが、ハー
ドウェアの大きさによって実行できる積和演算のサイズ
が決定されてしまう。図３の例では２０個のデータ格納
領域を持ったＦＩＦＯであるので、（１）式のｋは９以
下でなくてはならない。

【００３６】そこで、本実施例では、このＦＩＦＯのサ
イズを自由に設定できるように工夫している。即ち、図
１において、開始レジスタ１４１と終了レジスタ１４２
は、メインメモリ７０におけるメモリブロック７１〜７
３中の任意の領域を指し示すためのものであり、これが
ＦＩＦＯ領域になる。リードポインタ１３１はＦＩＦＯ
領域中、次に読出されるデータのアドレスを示し、さら
にライトポインタ１３２は該ＦＩＦＯ領域中、最後に書
込まれたデータのアドレスを示す。このアドレスの対応
の様子が図５に示されている。

【００３７】図５のＦＩＦＯ領域にデータを書込むとき
には、次のように動作する。

【００３８】図１におけるライトポインタ１３２の指し
示すアドレスをＷＡＤＲ、終了レジスタ１４２の指し示
すアドレスをＥＡＤＲ、開始レジスタ１４１の指し示す
アドレスをＳＡＤＲとする。

【００３９】ＭＵＸ１２２は、制御部１０の出力制御信
号に基づきライトポインタ１３２の出力を選択し、メイ
ンメモリ７０のメモリブロック７１〜７３をアドレッシ
ングする。この結果、目的とするデータが、メインメモ
リ７０中のＦＩＦＯ領域に書込まれる。この書込み動作
が終わると、ライトポインタ１３２のアドレスＷＡＤＲ
が＋１増加される。このとき、比較器１５１では、アド
レスＥＡＤＲ，ＳＡＤＲを用い、次式（７）のアルゴリ
ズムに従い、モジュロ演算を行う。　　　　　　　　ＷＡＤＲ←ＷＡＤＲ＋１　　　　　　
　　ＷＡＤＲ＞ＥＡＤＲ　　　　　　ならば　　ＷＡＤ
Ｒ←ＳＡＤＲ　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　・・・（７）このアドレスＷＡＤＲがライト
ポインタ１３２の新しい値となる。この書込み動作に伴
い、比較器１５１はカウンタ１５２の値を＋１増加させ
る。

【００４０】図５のＦＩＦＯ領域からデータを読出すと
きには、次のように動作する。

【００４１】図１におけるリードポインタ１３１の指し
示すアドレスをＲＡＤＲ、終了レジスタ１４２の指し示
すアドレスをＥＡＤＲ、及び開始レジスタ１４１の指し
示すアドレスをＳＡＤＲとする。

【００４２】ＭＵＸ１２２は、制御部１０の出力制御信
号に基づき、リードポインタ１３１の出力を選択し、メ
インメモリ７０のメモリブロック７１〜７３をアドレッ
シングする。この結果、目的とするデータが、メインメ
モリ７０中のＦＩＦＯ領域から読出される。この読出し
後、リードポインタ１３１のアドレスＲＡＤＲが＋１増
加される。このとき、比較器１５１では、アドレスＥＡ
ＤＲ，ＳＡＤＲを用い、次式（８）のアルゴリズムに従
い、モジュロ演算を行う。　　　　　　　　ＲＡＤＲ←ＲＡＤＲ＋１　　　　　　
　　ＲＡＤＲ＞ＥＡＤＲ　　　　　　ならば　　ＲＡＤ
Ｒ←ＳＡＤＲ　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　・・・（８）このアドレスＲＡＤＲがリード
ポインタ１３１の新しい値となる。この読出し動作に伴
い、比較器１５１はカウンタ１５２の値を−１減少させ
る。

【００４３】また、本実施例のＦＩＦＯ領域は、サイク
リックバッファを構成している。そのため、ＦＩＦＯ領
域への書込み時にアドレスＷＡＤＲがアドレスＲＡＤＲ
を追い越すことや、該ＦＩＦＯ領域からの読出し時にア
ドレスＲＡＤＲがアドレスＷＡＤＲを追い越すことを防
ぐ必要がある。そこで、比較器１５１及びカウンタ１５
２では、次の動作を行う。

【００４４】前記のＦＩＦＯ領域への書込み及び読出し
動作において、カウンタ１５２は該ＦＩＦＯ領域に格納
されているデータの数をカウントする。ＦＩＦＯ領域へ
の書込時には、アドレスＷＡＤＲの更新に先だち、終了
レジスタ１４２及び開始レジスタ１４１の差分とカウン
タ１５２の値とを、比較器１５１で比較する。終了レジ
スタ１４２及び開始レジスタ１４１の差分をＤＩＦ、カ
ウンタ１５２の値をＣＮＴとしたとき、書込み動作に先
だち、ＣＮＴ≧ＤＩＦならば、比較器１５１から警告信号ＡＬＭを出力する。

【００４５】ＦＩＦＯ領域からの読出し時には、その読
出し動作に先だち、ＣＮＴ＝０ならば、比較器１５１から警告信号ＡＬＭを出力する。

【００４６】この警告信号ＡＬＭを制御部１０でどのよ
うに扱うかは、ユーザが記述するプログラムにおける自
由裁量となる。つまり、ＦＩＦＯ領域における書込み／
読出しエラーに対する処理は、任意に行うことが可能で
ある。

【００４７】このように、本実施例では、リードポイン
タ１３１、ライトポインタ１３２、開始レジスタ１４１
、及び終了レジスタ１４２の４つの値を用いてメインメ
モリ７０上にＦＩＦＯ領域を定義している。そして、Ｆ
ＩＦＯ領域に対する書込み／読出し動作に対しては、メ
インメモリ７０のアドレスを制御部１０が操作する必要
がない。従って、アドレス管理が簡単になり、それによ
ってプログラム作成が容易になる。

【００４８】次に、転送制御手段１１０におけるリード
ポインタ１３１、ライトポインタ１３２、開始レジスタ
１４１、及び終了１４２の待避と復帰について説明する
。以後、この４つのポインタ及びレジスタの内容をまと
めてＦＤＡＴと呼ぶ。

【００４９】転送制御手段１１０では、次のようにして
ＦＤＡＴをメインメモリ７０へ待避させる。

【００５０】まず、転送制御手段１１０では、補助レジ
スタ５４の値ＦＡＤＲを読込む。そして、ＭＵＸ１２１
を介してＦＤＡＴの４つの値を順次読込み、値ＦＡＤＲ
で示されるメインメモリ７０上の連続した４つのアドレ
スに順次書込む。

【００５１】メインメモリ７０からＦＤＡＴを復帰する
ときの動作は、次の通りである。

【００５２】転送制御手段１１０は、補助レジスタ５４
の値ＦＡＤＲを読込む。そして、この値ＦＡＤＲで示さ
れるメインメモリ７０上の連続した４つのアドレスの内
容をデータバス２を介して順次読込み、ＭＵＸ１２１を
介してＦＤＡＴの４つの値を順次書込む。

【００５３】前記の値ＦＡＤＲは、メインメモリ７０上
の任意のアドレスを採ってもよく、以上のＦＤＡＴの待
避と復帰の様子が図６に示されている。

【００５４】図６では、ＦＤＡＴの各データとメインメ
モリ７０上でのアドレスの待避がよく解るように図１の
ＭＵＸ１２１を省略してあるが、実際の転送時には図１
のデータバ２を１つだけ使うことになるので、図１のＭ
ＵＸ１２１が挿入される。そして、そのＭＵＸ１２１に
より、ＦＤＡＴの４つのデータが時分割されてデータバ
ス２で扱われる。

【００５５】また、図６には、待避領域が２つ示されて
いるが、これは任意の数であってよい。そのため、本実
施例のＤＳＰでは、任意の数のＦＩＦＯをメインメモリ
７０上に定義可能である。従って、任意の数の複数組の
一時的なデータ用メモリのアドレス管理を必要とせず、
実行速度が速く、処理能力の高いＤＳＰを構築すること
ができる。特に、ＡＬＵ４０及び乗算器６０等の演算器
の空き時間の多い処理等に対しては、このＦＩＦＯ機構
を使うことで、効率的に処理が可能となる。

【００５６】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。

【００５７】（ａ）　　図１のアドレスポインタ１３０
は、リードポインタ１３１及びライトポインタ１３２で
構成したが、これらを１つのポインタで構成することも
可能である。同様に、アドレスレジスタ１４０は、開始
レジスタ１４１及び終了レジスタ１４２で構成したが、
これらを１つのレジスタで構成してもよい。

【００５８】（ｂ）　　モジュロチェック手段１５０は
、比較器１５１及びカウンタ１５２で構成したが、これ
らを他の演算手段で構成してもよい。

【００５９】（ｃ）　　ＭＵＸ３１，３３，１２１，１
２２は、セレクタ等の他の選択手段で構成してもよい。

【００６０】（ｄ）　　メインメモリ７０は、３つのメ
モリブロック７１〜７３で構成したが、これらを任意の
数で構成してもよい。その他、図１のＤＳＰ全体を他の
構成に変形したり、あるいは他の種々の機能ブロックを
付加してもよい。

【００６１】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、演算途中の一時的なデータの格納メモリとし
てのＦＩＦＯをデータ格納用のメモリ上に実現し、該Ｆ
ＩＦＯを実現するためのアドレスポインタ及びアドレス
レジスタの内容を該メモリに対して待避及び復帰できる
転送制御手段を設けている。そのため、任意の数の複数
組の一時的なデータ用メモリのアドレス管理を必要とし
ないＤＳＰを構築できる。従って、アドレス管理が簡単
になってプログラムの作成が容易になると共に、ＡＬＵ
や乗算器等の演算器の空き時間の多い処理等に対して該
ＦＩＦＯを使うことで、高速かつ効率的に処理が可能と
なる。

【００６２】第２の発明によれば、モジュロチェック手
段を設けたので、ＦＩＦＯ領域に対する読出し過ぎや書
込み過ぎを検出でき、その検出結果を用いて書込み／読
出しエラーに対する任意の処理が可能になる。

【図面の簡単な説明】

【図１】本発明の実施例を示すＤＳＰの要部の機能ブロ
ック図である。

【図２】従来のＤＳＰを示す要部の機能ブロック図であ
る。

【図３】図１におけるＦＩＦＯ内のデータの格納状態を
示す図である。

【図４】図１におけるＦＩＦＯからのデータ読出し状態
を示す図である。

【図５】図１におけるＦＩＦＯ領域の定義の様子を示す
図である。

【図６】図１におけるアドレスポインタ１３０及びアド
レスレジスタ１４０の待避と復帰の様子を示す図である
。

【符号の説明】

１０　　　　　　　　　　　　制御部４０　　　　　　　　　　　　ＡＬＵ６０　　　　　　　　　　　　乗算器５４　　　　　　　　　　　　補助レジスタ７０　　　
　　　　　　　　　メインメモリ１１０　　　　　　　
　　　転送制御手段１２１，１２２　　ＭＵＸ１３０　　　　　　　　　　アドレスポインタ１３１　
　　　　　　　　　リードポインタ１３２　　　　　　
　　　　ライトポインタ１４０　　　　　　　　　　ア
ドレスレジスタ１４１　　　　　　　　　　開始レジス
タ１４２　　　　　　　　　　終了レジスタ１５０　　
　　　　　　　　モジュロチェック手段１５１　　　　
　　　　　　比較器１５２　　　　　　　　　　カウンタ

Claims

【特許請求の範囲】

【請求項１】　　算術演算及び論理演算を行う算術論理
ユニットと、乗算を行う乗算器と、データを格納するメ
モリと、プログラム制御によって任意のアドレスを指定
して前記メモリに対するアクセスを行うメモリアクセス
手段とを、備えたディジタル信号処理プロセッサにおい
て、前記メモリ上に定義する先入れ先出し型メモリ領域
中の読出しアドレス及び書込みアドレスを指示するアド
レスポインタと、前記先入れ先出し型メモリ領域の先頭
アドレス及び最終アドレスを示すアドレスレジスタと、
前記メモリアクセス手段で指定されるアドレスに基づき
前記メモリに対して前記アドレスポインタ及びアドレス
レジスタの内容の待避及び復帰を制御する転送制御手段
とを、設けたことを特徴とするディジタル信号処理プロ
セッサ。
【請求項２】　　請求項１記載のディジタル信号処理プ
ロセッサにおいて、前記アドレスポインタ及びアドレス
レジスタの出力に基づきモジュロ演算を行って前記先入
れ先出し型メモリ領域に対する読出し／書込み量のオー
バフローの検出を行うモジュロチェック手段を、設けた
ことを特徴とするディジタル信号処理プロセッサ。