JPH04364533A - スタック制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサが
演算処理を行う場合に、データの一時的な保持を目的と
して行うスタック動作を、効率的に実行できるスタック
制御装置に関する。

【０００２】

【従来の技術】マイクロプロセッサが演算処理を行う場
合には、通常、外部メモリに格納された命令を読み出し
、更に外部メモリに格納されたデータを読み出して所定
の演算処理を施し、外部メモリに格納するといった動作
を行う。このような動作を行う場合には、その都度外部
メモリに対するアクセスを行うためのアドレス信号が発
生される。

【０００３】図２に、このような処理を行う従来装置の
ブロック図を示す。図の装置は、マイクロプロセッサ１
−１　が外部メモリ２とアドレスバス３及びデータバス
４を介して接続された構成とされている。マイクロプロ
セッサ１−１　には、論理演算部５、プログラムカウン
タ６、スタックポインタ７、汎用レジスタ８及び外部バ
ス制御部９が設けられている。外部バス制御部９は、内
部バス１０とアドレスバス３やデータバス４との間の入
出力を制御する回路である。ここで、論理演算部５が外
部メモリ２に対してアクセスを行う場合には、そのアド
レスがプログラムカウンタ６、スタックポインタ７ある
いは汎用レジスタ８から出力される。プログラムカウン
タ６により示されるアドレスによってアクセスする場合
を命令フェッチ、汎用レジスタ８により示されるアドレ
スによってアクセスする場合を、データリード／ライト
、スタックポインタ７により示されるアドレスによって
アクセスする場合をスタックプッシュ／ポップと呼んで
いる。図３に、このような形でアクセスされる図２に示
す外部メモリ２のメモリアドレス空間説明図を示す。

【０００４】図に示すように、メモリアドレス空間を０
０００〜ＦＦＦＦの広さに設定したとする。この場合、
プログラムは例えば２０００番地〜３０００番地のアド
レスに格納され、データは８０００番地〜９０００番地
に格納される。またスタックデータは更に別の６０００
〜６５００番地に格納される。従って、マイクロプロセ
ッサ１がこのようなアドレス空間１８をアクセスする場
合には、まずプログラムを呼び出し、所定の演算処理を
行い、その結果をデータとして格納し、演算途中で一時
的に保持が必要となったスタックデータをメモリに書き
込むといった処理が行われる。このように、プログラム
とスタックデータ及びデータは、それぞれ全く異なった
アドレス空間に格納されるため、一組のアドレスバス３
及びデータバス４を使用してアクセスを行うと、アドレ
スの局所性及び連続性が小さくなってしまう。

【０００５】アドレスの局所性というのは、アドレス空
間の一部を連続的にアクセスするような性質をいう。集
中した領域を連続的にアクセスすれば、通常、アドレス
信号の生成が高速になり、高速アクセスが可能となる。 例えば１６ビットのアドレス信号のうち、下位数ビット
のみが変化するようなアクセスは、極めて高速に行うこ
とができる。更にそのアドレスが単純にインクリメント
され、或はデクリメントされるような連続性がある場合
には、より一層の高速アクセスが可能となる。

【０００６】ところが、上記のような演算処理実行の際
、プログラムとデータを交互にアクセスするような処理
を行えば、このような高速処理を妨げることになる。 図４には、上記のような問題を解決するために、命令の
アクセスとデータのアクセスをそれぞれ別々のバスを介
して行うようにした、従来の別の装置のブロック図を示
した。図のマイクロプロセッサ１−２　は、図２に示し
たマイクロプロセッサ１−１　と同様に、論理演算部５
、プログラムカウンタ６、スタックポインタ７及び汎用
レジスタ８を備えている。そして、これらと内部バス１
０を介して、命令用バス制御部１１とデータ用バス制御
部１２が接続されている。命令用バス制御部１１は命令
用メモリ１３に対し、命令用バス１５を介して接続され
ている。 またデータ用バス制御部１２はデータ用メモリ１４に対
しデータ用バス１６を介して接続されている。

【０００７】上記の構成のマイクロプロセッサ１−２　
は、プログラムカウンタ６を用いてアクセスする命令フ
ェッチについては、専ら命令用バス１５を介して命令用
メモリ１３をアクセスする。また汎用レジスタ８による
データリード／ライト及びスタックポインタ７によるス
タックプッシュ／ポップについては、データ用バス制御
部１２とデータ用バス１６を介してデータ用メモリ１４
に対しアクセスする。その結果、プログラムに対するア
クセスとデータに対するアクセスが別々の命令用バス１
５及びデータ用バスに１６を介して行われるため、先に
説明したアドレスの局所性や連続性を改善できる。

【０００８】図５に、図２に示す装置と図４に示す装置
を比較したメモリアクセス動作説明図を示す。図５（ａ
）には、図２に示すアドレスバス３に現れるアドレス信
号及びその動作を図示した。図のように、図２の装置の
場合、例えば２０００番地のプログラムをリードし８０
００番地にデータをライトし、更に２００１番地のプロ
グラムをリードし８００５番地にデータをライトすると
いったように、頻繁にアドレス信号が切り替えられる処
理が実行される。これに対し図４に示す装置では、図５
（ｂ）及び（ｃ）に示すように、命令用バスは２０００
番地の命令をリードし、次に２００１，２００２，２０
０３というよう順に連続したアドレスの命令を読み込む
。一方、データ用バスについては、８０００番地にライ
トし、８００５番地，８００３番地というように、比較
的狭い領域に対してデータ書き込みのアクセスが行われ
る。従来はこのようにして、マイクロプロセッサによる
外部メモリのアクセス速度の向上を図っていた。

【０００９】

【発明が解決しようとする課題】ところで、図４に示す
ような構成にしたとしても、データ用メモリに格納され
たデータとスタックデータとは、それぞれアドレス空間
上、比較的離れた領域に格納される。従って、データの
リードライトとスタックデータのプッシュ／ホップが頻
繁に交互に行われるような場合には、すでに図２におい
て説明したと同様のアクセス速度低下という問題を引き
起こす。

【００１０】その解決のためには、更にデータ用バス制
御部を二分割し、スタックデータ用と通常のデータ用と
に分離して、それぞれ専用のバスを設けることが考えら
れる。しかしながらそのような構成にした場合、バスの
信号線の数が図２に示した例の場合の３倍にも増加し、
マイクロプロセッサの小型化の障害となり、またその配
線や実装方法などに新たな問題が生じてしまう。本発明
は以上の点に着目してなされたもので、バスの複雑化、
高価格化を防止しつつ、アクセスアドレスの連続性と局
所性を改善し、マイクロプロセッサの動作高速化を図っ
たスタック制御装置を提供することを目的とするもので
ある。

【００１１】

【課題を解決するための手段】本発明のスタック制御装
置は、演算処理を実行するプロセッサと、このプロセッ
サとバスラインを介して接続され、プロセッサの演算処
理実行の際アクセスされる外部メモリと、前記プロセッ
サのスタック処理実行の際スタックデータを格納する双
方向バッファと、この双方向バッファを動作させるため
に、前記スタックデータを前記双方向バッファに対し、
先入れ後出し方式で格納するとともに、前記双方向バッ
ファの容量を越えるスタックデータがその双方向バッフ
ァに格納されようとする場合、スタックデータを先入れ
先出し方式で取り出すよう制御するバッファメモリ制御
部と、前記双方向バッファから前記スタックデータが先
入れ先出し方式で取り出された場合、そのスタックデー
タを、前記バスラインを介して前記外部メモリに書き込
み、前記双方向バッファからスタックデータが読み出さ
れて当該双方向バッファに格納されたスタックデータが
その容量以下になろうとする場合、前記外部メモリから
前記スタックデータを読み出して双方向バッファに戻す
スタックポインタとを備えたことを特徴とするものであ
る。

【００１２】

【作用】この装置は、先入れ後出し動作と先入れ先出し
動作の可能な双方向バッファを備えている。そしてスタ
ックデータは、この双方向バッファに格納され、双方向
バッファの容量が許す限り、データ用メモリへのスタッ
クデータ格納は行わない。従って、データ用バスは専ら
データアクセスに使用される。一方、双方向バッファの
容量を越えるスタックデータが発生した場合、始めてス
タックポインタが動作し、データ用メモリに双方向バッ
ファから押し出されたスタックデータの格納を行う。双
方向バッファに格納されたスタックデータが減少すれば
、データ用メモリから再びスタックデータが読み出され
双方向バッファに戻される。これによりデータ用バスを
介してスタックデータをアクセスする度合が減少しアク
セスの高速化が図れる。

【００１３】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は本発明のスタック制御装置実施例を示す
ブロック図である。この装置は、マイクロプロセッサ２
０が命令用バス１５を介して命令用メモリ１３に接続さ
れ、データ用バス１６を介してデータ用メモリ１４に接
続される構成となっている。マイクロプロセッサ２０に
は、論理演算部５、プログラムカウンタ６、汎用レジス
タ８、スタックポインタ２１、双方向バッファ２２、バ
ッファメモリ制御部２３、命令用バス制御部１１及びデ
ータ用バス制御部１２が設けられている。また、これら
は内部バス１０を介して相互に接続されている。マイク
ロプロセッサ２０に含まれる論理演算部５、プログラム
カウンタ６、汎用レジスタ８、命令用バス制御部１１及
びデータ用バス制御部１２の構成は、すでに図２や図４
によって説明した、従来装置の回路ブロックと変わると
ころがない。また、制御用メモリ１３、データ用メモリ
１４及び命令用バス１５、データ用バス１６の構成も従
来装置と変わるところはない。

【００１４】ここで、本発明のマイクロプロセッサ２０
は、双方向バッファ２２及びバッファメモリ制御部２３
が追加された点に特徴がある。この双方向バッファ２２
は、通常のバッファメモリに対し、バッファメモリ制御
部２３によって先入れ後出し方式で格納する機能と、先
入れ先出し方式でデータを格納する機能の二つの機能を
持たせている。即ち、双方向バッファ２２をスタックデ
ータ格納用として使用する場合、スタックデータは先入
れ後出し方式で使用される。しかしながら、格納された
スタックデータが双方向バッファ２２の容量を越える場
合には、最も古く格納されたスタックデータが双方向バ
ッファ２２から押し出され、これがデータ用メモリ１４
に退避させられるといった動作を行う。従ってこの場合
には双方向バッファ２２は先入れ先出しメモリとして機
能する構成とされている。

【００１５】バッファメモリ制御部２３は、このような
動作を行うための、各種の制御信号を出力するカウンタ
やゲート回路から構成される。スタックポインタ２１の
構成自体は、従来のスタックポインタと変わるところが
ないが、従来のスタックポインタは、論理演算部５のプ
ッシュ命令とポップ命令を受け入れて、直ちに書き込み
アドレスや読み出しアドレスを、データ用メモリ１４に
出力していた。これに対し、本発明に使用されるスタッ
クポインタ２１は、バッファメモリ制御部２３の制御に
より、双方向バッファ２２に格納されたスタックデータ
がオーバーフローした場合のみ動作する構成とされてい
る。

【００１６】図６に、本発明の装置の具体的な動作説明
図を示す。図６の（ａ）〜（ｅ）は、スタックデータが
双方向バッファの容量以下で動作している場合を示して
いる。図の左側が論理演算部のアクセス内容を示し、中
央が双方向バッファの状態を示す。また右側は、データ
用メモリ１４へのアクセス内容を示し、更にその右側に
はスタックポインタ２１の内容を示している。例えば図
１の論理演算部５から始めにスタックデータｄ１　のプ
ッシュ命令があると、双方向バッファ２２にはそのデー
タが格納される［図６（ａ）］。そして次に、論理演算
部５がスタックデータｄ２　のプッシュ命令を行うと、
このデータも双方向バッファ２２に格納される［図６（
ｂ）］。同様に、更にスタックデータｄ３のプッシュ命
令があると、これも双方向バッファ２２に格納される［
図６（ｃ）］。次に、論理演算部５からポップ命令があ
ると、双方向バッファ２２から最も後で格納されたスタ
ックデータｄ３　が読み出される［図６（ｄ）］。同様
にして、再度ポップ命令が入力すると、双方向バッファ
２２に格納された最も後で格納されたスタックデータｄ
２　が読み出される［図６（ｅ）］。この間、図１に示
したデータ用メモリ１４へのアクセスはなく、スタック
ポインタ２１もその内容をＰ０　としたまま動作しない
。

【００１７】図６（ｆ）〜（ｊ）には、双方向バッファ
２２が、その容量を越えてスタックデータを格納した場
合の例を示す。図６（ｆ），（ｇ）において、スタック
データｄｎ−１　及びｄｎ　のプッシュ命令が連続して
入力したとする。そして双方向バッファ２２の容量がス
タックデータｎ個分であったとする。この場合、図６（
ｇ）に示した状態で双方向バッファ２２は満杯となる。

【００１８】従って、図６（ｈ）に示すように、再度ス
タックデータｄｎ＋１のプッシュ命令があった場合に、
そのままではスタックデータ全てを収容しきれない。こ
の時、双方向バッファ２２は、まず、最も後で入力する
スタックデータｄｎ＋１　を格納する一方、最先に格納
されたスタックデータｄ１　を先入れ先出し方式で押し
出す。この時スタックポインタ２１が動作し、図１に示
す内部バス１０とデータ用バス制御部１２を通じて、デ
ータ用バス１６のアドレスバスに、スタックデータを格
納するためのアドレスＰｘ−１　を出力する。これによ
り、データ用メモリ１４はスタックデータｄ１　を受け
入れ、該当するアドレスにスタックデータを格納する。 図６（ｉ）においては更に、スタックデータｄｎ＋２　
のプッシュ命令があった場合を示し、この場合、更にス
タックデータｄ２　が押し出され、スタックポインタの
発生するアドレスＰｘ−２　に従って、データ用メモリ
１４の該当する場所に、スタックデータｄ２　が格納さ
れる。

【００１９】続いて図６（ｊ）において、論理演算部５
からポップ命令があった場合には、最も後で格納された
スタックデータｄｎ＋２　が双方向バッファ２２から読
み出される。一方、双方向バッファ２２には、その読み
出しによって一つ空きが生じる。そこでスタックポイン
タ２１は、アドレスＰｘ−１　を発生し、データ用メモ
リ１４に格納されたスタックデータｄ２　を読み出す。 そしてこのスタックデータを双方向バッファ２２に格納
する。以上のような構成の装置は、図６（ａ）〜（ｅ）
に示すような動作が大部分であるように双方向バッファ
２２の容量を設定すれば、データ用バス１６は専らデー
タのアクセスに使用され、高速アクセスが可能となる。

【００２０】もし、演算処理で発生するスタックデータ
の量があらかじめ分かっていれば、その量が適切である
限り、双方向バッファ２２の容量を、その発生するスタ
ックデータ量以上に設定して於けば、全くデータ用バス
１６をスタックデータアクセスに使用する必要がなくな
る。しかしながら、論理演算部５が実行する演算処理の
内容は未知であり、またその演算の自由度を制限するよ
うであってはならない。従って、双方向バッファ２２を
現実的な容量に選定し、その容量を越えるスタックデー
タがあっても、その分をデータ用メモリ１４に押し出す
ことを可能にしておけば、論理演算部５は双方向バッフ
ァ２２の存在を全く意識することなく従来通りの動作を
行うことができる。

【００２１】上記のような動作を実行するためには、バ
ッファメモリ制御部２３は、次の図７から図１０に示す
ような信号を生成する処理を行うことになる。図７は、
双方向バッファ容量以下のプッシュ命令時の動作説明図
である。図のように、双方向バッファ２２に対し、スタ
ックデータの格納を行うプッシュ命令が論理演算部から
出力された場合、そのプッシュ命令に従って双方向バッ
ファ２２には書込みイネーブル信号が入力し、スタック
データの書込みが行われる。

【００２２】図８に、双方向バッファの容量以下のポッ
プ命令に於ける動作説明図を示す。図のように、ポップ
命令が論理演算部５から出力されると、双方向バッファ
２２に対し読み出しイネーブル信号が入力し、スタック
データが読み出される。以上のような図７及び図８に示
す動作は、双方向バッファが先入れ先出し方式で動作し
ている状態を示している。一方、図９に、双方向バッフ
ァの容量以上のプッシュ命令時に於ける動作説明図を示
す。この状態は、双方向バッファ２２からスタックデー
タが先入れ先出し方式で押し出されて来る状態である。 この場合、論理演算部５からプッシュ命令が出力される
と、双方向バッファ２２には書き込みイネーブル信号が
入力し、スタックデータが書き込まれる。その一方で、
バッファメモリ制御部２３からは、双方向バッファ２２
に対し読み出しイネーブル信号が出力され、双方向バッ
ファ２２からは、先入れ先出し方式でスタックデータが
読み出される。更にバッファメモリ制御部２３からスタ
ックポインタ２１に対しプッシュ命令が出力され、スタ
ックポインタ２１は書き込みアドレスを発生する。この
書き込みアドレスがデータ用メモリ１４に入力し、その
アドレスにスタックデータが書き込まれる。

【００２３】図１０に、双方向バッファの容量以上のポ
ップ命令時動作説明図を示す。図のように、論理演算部
５からポップ命令が出力されると、双方向バッファ２２
に読み出しイネーブル信号が入力し、双方向バッファ２
２からスタックデータが読み出される。この時バッファ
メモリ制御部２３からポップ命令がスタックポインタ２
１に入力し、スタックポインタ２１は読み出しアドレス
をデータ用メモリ１４に出力する。これによってデータ
用メモリ１４からスタックデータが読み出され、同時に
バッファメモリ制御部２３から書き込みイネーブル信号
が双方向バッファ２２に入力する。これによって、双方
向バッファ２２にはデータ用メモリ１４から読み出され
たスタックデータが書き込まれる。

【００２４】バッファメモリ制御部２３は、図７から図
１０に示したような書き込みイネーブル信号、読み出し
イネーブル信号、プッシュ命令、ポップ命令などを生成
し各部へ出力するよう動作する。この動作はよく知られ
たカウンタやゲート回路によって容易に実現が可能であ
る。通常、スタックプッシュは、サブルーチンコール時
の戻り番地やサブルーチンに渡すデータの保持などに使
用され、プッシュされたデータは比較的短時間にポップ
される可能性が高く、大量のデータが連続してプッシュ
される可能性は小さい。従って、上記のような双方向バ
ッファのサイズを適当に選定すると、スタックプッシュ
／ポップによるデータ用メモリのアクセス頻度を非常に
小さくすることが可能になる。

【００２５】

【発明の効果】以上説明した本発明のスタック制御装置
によれば、双方向バッファにスタックデータが格納され
、双方向バッファの容量の範囲以内でスタックデータが
発生する場合には、スタックプッシュ／ポップによる外
部メモリアクセスを行わない。このために外部メモリア
クセスの局所性や連続性を高め、処理の高速化を図るこ
とができる。なお上記実施例においては、マイクロプロ
セッサと外部メモリとの間が命令用バスとデータ用バス
を介して接続された例を示したが、このようにバスが別
れていないものについても、また、バスが３種類以上存
在するようなものについても、本発明を同様に実施する
ことが可能である。またスタックプッシュ／ポップが双
方向バッファのみに対して行われる場合、外部メモリに
対してアクセスする場合に比べ、より高速アクセスが可
能になる。この点からも、本発明のスタック制御装置に
よるマイクロプロセッサの処理高速化の効果は高いとい
える。

【図面の簡単な説明】

【図１】本発明のスタック制御装置実施例を示すブロッ
ク図である。

【図２】従来装置のブロック図である。

【図３】外部メモリのメモリアドレス空間説明図である
。

【図４】従来の別の装置のブロック図である。

【図５】メモリアクセス動作説明図である。

【図６】本発明の装置の動作説明図である。

【図７】双方向バッファ容量以下のプッシュ命令動作説
明図である。

【図８】双方向バッファ容量以下のポップ命令動作説明
図である。

【図９】双方向バッファ容量以上のプッシュ命令動作説
明図である。

【図１０】双方向バッファ容量以上のポップ命令動作説
明図である。

【符号の説明】

５　　論理演算部 ６　　プログラムカウンタ ８　　汎用レジスタ １１　　命令用バス制御部 １２　　データ用バス制御部 １３　　命令用メモリ １４　　データ用メモリ １５　　命令用バス １６　　データ用バス ２０　　マイクロプロセッサ ２１　　スタックポインタ ２２　　双方向バッファ ２３　　バッファメモリ制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　演算処理を実行するプロセッサと、こ
   のプロセッサとバスラインを介して接続され、プロセッ
   サの演算処理実行の際アクセスされる外部メモリと、前
   記プロセッサのスタック処理実行の際スタックデータを
   格納する双方向バッファと、この双方向バッファを動作
   させるために、前記スタックデータを前記双方向バッフ
   ァに対し、先入れ後出し方式で格納するとともに、前記
   双方向バッファの容量を越えるスタックデータがその双
   方向バッファに格納されようとする場合、スタックデー
   タを先入れ先出し方式で取り出すよう制御するバッファ
   メモリ制御部と、前記双方向バッファから前記スタック
   データが先入れ先出し方式で取り出された場合、そのス
   タックデータを、前記バスラインを介して前記外部メモ
   リに書き込み、前記双方向バッファからスタックデータ
   が読み出されて当該双方向バッファに格納されたスタッ
   クデータがその容量以下になろうとする場合、前記外部
   メモリから前記スタックデータを読み出して双方向バッ
   ファに戻すスタックポインタとを備えたことを特徴とす
   るスタック制御装置。