JPH04364526A - 繰り返し演算制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、与えられたデータに対
して同一の演算を行う場合の演算回路を制御する繰り返
し演算制御装置に関する。

【０００２】

【従来の技術】近年、人間の持つあいまいさを取り扱う
手法としてファジィ理論が注目され、これに基づいて演
算処理を行うファジィコンピュータが研究されている。 このファジィコンピュータは、通常のディジタル演算の
場合より桁違いに多い、ファジィ集合で表現される大量
のデータを高速で処理することが要求される。そのため
には、ファジィ集合演算で用いられる手順を高速化する
ことが必要である。

【０００３】ファジィ集合演算は、一般にグレードと呼
ばれるデータに対して演算を施すことが多い。ファジィ
集合は、多数のグレードを持つ場合が多いので、必然的
に多数のデータに同一の演算を施すことになる。

【０００４】従来、ｎ（＝１，２，３，・・・　）個の
データに対して同一の演算を行う繰り返し演算の方法と
しては、次の２通りが知られている。

【０００５】（１）　汎用のマイクロプロセッサにおい
て、ｎ回のループ処理をソフトウエアで構成して演算を
実行する。

【０００６】（２）　一部の特殊な演算器においては、
ｎ個のレジスタとｎ個の演算回路によって並列に演算を
実行する。

【０００７】

【発明が解決しようとする課題】しかしながら、上記（
１）　の方法によると、ソフトウエアでループ回数を自
由に設定できるので、汎用性に富むが、演算速度が遅く
、高速化は難しい。演算の種類のよっては、演算よりも
ループ処理に多くの時間を要する場合がある。このルー
プ処理にかかる時間は、実際の演算には関係ないので、
全くの無駄時間となる。

【０００８】また、（２）　の方法によると、並列に演
算を実行するので、演算速度は高速であるが、一度に扱
えるデータの数が演算回路の個数に制限されるので、汎
用性に乏しく、一部の特殊な用途にしか用いられない。 また、多くのハードウエア（レジスタ、演算回路）を必
要とするので、高価である。

【０００９】従って、本発明の目的は、比較的簡単なル
ープ処理を行う回路を付加することにより、ファジィ集
合のような多数のデータに対しても高速で繰り返し演算
を実行できる安価な演算制御装置を提供することである
。

【００１０】

【課題を解決するための手段】本発明は、与えられたデ
ータに対して同一の演算を行うために演算回路を制御す
る繰り返し演算制御装置において、外部から与えられた
命令に応じて前記演算回路を制御する制御回路と、外部
から与えられたループ回数をカウントするループ処理回
路と、ループ処理の開始時の前記制御回路の状態を保持
する状態保持回路とを備えたことを特徴とする。

【００１１】前記命令は、前記制御回路に与えられる命
令コードを表わすフィールドと、前記ループ処理回路に
与えられるループ回数を表わすフィールドとに分けられ
る。

【００１２】

【作用】ループ処理回路にはループ回数が与えられて格
納される。

【００１３】一方、制御回路は、与えられた命令に従っ
て演算回路に対する制御を行うが、ループ処理の開始の
時点で、その時の制御回路の状態が状態保持回路に保持
される。ループ処理の終了時には、制御回路は、ループ
処理回路に与えられたループ回数だけ演算を行ったかど
うかを判断し、その回数に達していなければ、ループ処
理回路内のカウント値を１つ進めて、状態保持回路で保
持している状態に戻る。与えられた回数だけ演算を実行
したときは、次の演算制御に進む。

【００１４】このように、与えられたデータに対して同
一の演算を繰り返し実行する場合、ループ処理回路でル
ープ回数をカウントするようにして、制御回路では繰り
返しのための処理を行う必要をなくしたことにより、演
算速度が向上し、演算制御の手順も簡素化される。

【００１５】

【実施例】図１は、本発明の実施例の構成を示す。

【００１６】この演算制御装置は、演算回路１を制御す
る制御回路２にループ処理回路３と状態保持回路４を付
加した構成となっている。

【００１７】演算回路１は、制御回路２からの制御信号
に従って、入力データに対する演算を実行し、その結果
を出力データとして出力する。

【００１８】制御回路２は、外部から与えられる命令に
応じて演算回路１の動作を制御する信号を出力する。外
部から与えられる命令は、例えば図３に示すように、７
ビットの命令コードと３ビットのループ回数コードとか
ら成る。これについては、後で説明する。

【００１９】ループ処理回路３は、外部から与えられる
符号化されたループ回数を復号化するデコーダ３１と、
復号化されたループ回数をカウントするためのループカ
ウンタ３２とを含む。

【００２０】状態保持回路４は、ループ処理の開始時の
制御回路２の状態を保持するためのレジスタから成る。

【００２１】上記構成の演算装置は、次のように動作す
る。

【００２２】上記の命令に含まれるループ回数がループ
処理回路３に与えられると、デコーダ３１で復号化され
、ループカウンタ３２にロードされる。

【００２３】一方、制御回路２では、与えられた命令コ
ードに従って演算回路１に対する制御を行う。但し、ル
ープ処理の開始の時点で、その時の制御回路２の状態を
状態保持回路４にセーブする。ループ処理の終了時には
、制御回路２は、ループカウンタ３２の値を調べ、与え
られたループ回数だけ演算を行ったかどうかを判断する
。そして、その回数に達していなければ、ループカウン
タ３２にインクリメント信号を送ってその値を１つ進め
、状態保持回路４で保持している状態に戻る。与えられ
たループ回数だけ演算を実行したときは、次の演算制御
に進む。

【００２４】次に、図２は本発明をファジィ集合演算処
理装置に用いた場合の構成を示す。

【００２５】このファジィ集合演算処理装置では、図１
の制御回路２にマイクロプログラム方式を用いている。 マイクロプログラムは、制御コードを作るだけで種々の
演算を実現できると共に書き換えも可能という利点を持
つ。この場合、制御回路２の状態はマイクロプログラム
のアドレスで示される。従って、状態保持回路４は、マ
イクロプログラムのアドレスを保持するだけでよく、図
２に示すようにアドレスレジスタで構成される。また、
マイクロプログラムは、ループの始まりと終わりを表わ
す専用のフィールドを有する。

【００２６】図２の場合、制御回路２は、マルチプレク
サ２１、プログラムカウンタ２２、マイクロプログラム
メモリ２３、ＡＮＤ回路２４及びＯＲ回路２５で構成さ
れている。

【００２７】この制御回路２に与える命令は、図３に示
すように、命令コードとしてマイクロプログラムメモリ
２３のアドレスを表わす７ビットのフィールド１１と、
ループ回数を表わす３ビットのフィールド１２とに分け
られる。

【００２８】ループ回数を表わすフィールド１２は、図
３に示すように符号化されている。このように符号化さ
れたループ回数は、ループ処理回路３のデコーダ３１で
復号化されて２進数になり、ループカウンタ３２にロー
ドされる。

【００２９】ループカウンタ３２には、そのカウント値
が０のとき規定のループ回数に達したことを示すループ
回数終了信号を出力する回路３３が接続されている。こ
の回路３３は、全ての入力を反転する端子を備えたＡＮ
Ｄ回路から成る。その出力はＡＮＤ回路２４の反転端子
に送られる。

【００３０】ＡＮＤ回路２４のもう１つの端子には、マ
イクロプログラムメモリ２３からループの終わりを示す
信号が送られる。従って、ＡＮＤ回路２４は、ループの
終わりに至ってもループ処理が規定の回数に達しない（
回路３３がループ回数終了信号を出力しない）場合に出
力する。その出力は、マルチプレクサ２１にその２つの
入力のいずれかを選択させるセレクト信号として送られ
ると共に、ＯＲ回路２５の２端子の一方に入力される。

【００３１】ＯＲ回路２５のもう１つの端子には、ルー
プカウンタ３２にループ回数を書き込む（ライト）信号
が送られる。従って、ＯＲ回路２５は、マルチプレクサ
２１へのセレクト信号とループカウンタ３２へのライト
信号の少なくとも一方が入力されたとき出力する。その
出力は、プログラムカウンタ２２に送られる。

【００３２】一方、命令コードを表わすフィールド１１
は、マルチプレクサ２１を介してプログラムカウンタ２
２にロードされる。それに応じて、プログラムカウンタ
２２は、マイクロプログラムメモリ２３に予め与えられ
ているマイクロプログラム内の制御信号を演算回路１に
送る。

【００３３】逐次的に実行されるマイクロプログラムの
中にはループ処理が含まれており、その処理の始めと終
わりには、それぞれ専用のフィールドに“１”が書き込
まれている。マイクロプログラムがループ処理の始めに
来ると、プログラムカウンタ２２が、その時の値を条件
保持回路であるアドレスレジスタ４に書き込むことによ
り、その時の制御回路２の状態を保持する（状態セーブ
）。同時に、ループカウンタ３２をダウンカウント（−
１）する。

【００３４】マイクロプログラムがループ処理の終わり
に来ると、プログラムカウンタ２２は、その時のアドレ
スレジスタ４の値をマルチプレクサ２１を介して戻す（
状態ロード）。この時、マイクロプログラムメモリ２３
からループの終わりを示す信号が出力される一方、ルー
プ処理が規定の回数に達しない場合にＡＮＤ回路２４が
セレクト信号を出力する。これにより、マルチプレクサ
２１は、受け入れる入力を前述の命令からアドレスレジ
スタ４の値に切り替えるので、プログラムカウンタ２２
には、上記のようにアドレスレジスタ４の値が入力され
る。同時に、マルチプレクサ２１へのセレクト信号がＯ
Ｒ回路２５を介してプログラムカウンタ２２に入力され
る。かくして、マイクロプログラムは、再びループの初
めからの処理を繰り返すことになる。

【００３５】このようにして、与えられた回数だけルー
プ処理を繰り返すと、ループカウンタ３２の値は０とな
り、回路３３がループ回数終了信号を出力する。このた
め、ＡＮＤ回路２４は、マイクロプログラムメモリ２３
から出力されるループの終わりを示す信号をディスエー
ブル化する。従って、プログラムカウンタ２２は、ルー
プの初めに戻らなくなり、マイクロプログラムは次の処
理に進む。

【００３６】以上、実施例について説明したが、本発明
はこれに限られない。例えば、演算回路は、Ｍｉｎ／Ｍ
ａｘ回路に限らず、加減算などの算術演算やＡＮＤ，Ｏ
Ｒなどの論理演算を実行する回路であってもよく、目的
の演算に応じて任意の演算回路を用いることができる。

【００３７】

【発明の効果】上記のように、本発明によれば、制御回
路にループ処理を行う回路を付加したことにより、多数
のデータに対する繰り返し演算の速度が向上する。特に
、演算自体は単純な場合、従来のマイクロプロセッサな
どの演算制御装置では、繰り返しのために多くの処理時
間を要するが、本発明によると、繰り返しの時間を要し
ないので、純粋に演算の時間だけで済む。

【００３８】従って、ファジィ集合のような多量のデー
タに対しても、演算の高速化と制御回路の簡略化を図る
ことができる。

【図面の簡単な説明】

【図１】本発明の実施例の構成図。

【図２】図１の演算制御装置をファジィ集合演算に用い
た場合の構成を示す図。

【図３】図１及び図２の演算制御装置に与えられる命令
の構成を示す図。

【符号の説明】

１…演算回路、２…制御回路、３…ループ処理回路、４
…状態保持回路、１１…命令コード、１２…ループ回数
コード、２１…マルチプレクサ、２２…プログラムカウ
ンタ、２３…マイクロプログラムメモリ、２４…ＡＮＤ
回路、２５…ＯＲ回路、３１…デコーダ、３２…ループ
カウンタ、３３…ループ回数終了回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】与えられたデータに対して同一の演算を行
   うために演算回路を制御する繰り返し演算制御装置にお
   いて、外部から与えられた命令に応じて前記演算回路を
   制御する制御回路と、外部から与えられたループ回数を
   カウントするループ処理回路と、ループ処理の開始時の
   前記制御回路の状態を保持する状態保持回路とを備えた
   ことを特徴とする演算制御装置。
2. 【請求項２】前記命令は、前記制御回路に与えられる命
   令コードを表わすフィールドと、前記ループ処理回路に
   与えられるループ回数を表わすフィールドとから成るこ
   とを特徴とする請求項１記載の演算制御装置。