JPS583040A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS583040A JPS583040A JP56101926A JP10192681A JPS583040A JP S583040 A JPS583040 A JP S583040A JP 56101926 A JP56101926 A JP 56101926A JP 10192681 A JP10192681 A JP 10192681A JP S583040 A JPS583040 A JP S583040A
- Authority
- JP
- Japan
- Prior art keywords
- program
- instruction
- contents
- register
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプロダラムが格納されたメモリとそのメモリか
らプログラムを読み出してそれｔ実行する機能をもりた
情報処理装置に関する。
らプログラムを読み出してそれｔ実行する機能をもりた
情報処理装置に関する。
近年、半導体製造技術の進歩による装置の処理能力の向
上と情報量の増大化に伴って、広い分野にわたって情報
処理装置１例えば小型軽量のマイクロコンピュータが用
ｉられ、各分野に応じえプログラムで処理制御されてい
る。これらのプロダラムの中には関係者以外には知られ
たくない重要なプロダラムが数多く存在する。
上と情報量の増大化に伴って、広い分野にわたって情報
処理装置１例えば小型軽量のマイクロコンピュータが用
ｉられ、各分野に応じえプログラムで処理制御されてい
る。これらのプロダラムの中には関係者以外には知られ
たくない重要なプロダラムが数多く存在する。
従来、マイタロコンビ、−夕においてプログラムを実行
させる場合、第１図に示すように、中央処置装置（以下
、ＣＰＵという）ｌはまずプロダラムカウンター２の内
容をアドレスとして、これをアドレス・パス３を通して
プログラムを格納するメモＶ（以下、プログラムメモリ
とめう）４に送っていえ、プログラムメモリ４から読み
込まれ友プロダラム、卸ち所定の順序で構成された命令
コード群はデータ・パス５を通して命令レジスタ６に転
送され、命令デコーダ？Ｋｌｊ！込まれて内部メモリ演
算エニ、ト、その他を制御する為の基本信号となりて、
目的とする処理が実行されていた。
させる場合、第１図に示すように、中央処置装置（以下
、ＣＰＵという）ｌはまずプロダラムカウンター２の内
容をアドレスとして、これをアドレス・パス３を通して
プログラムを格納するメモＶ（以下、プログラムメモリ
とめう）４に送っていえ、プログラムメモリ４から読み
込まれ友プロダラム、卸ち所定の順序で構成された命令
コード群はデータ・パス５を通して命令レジスタ６に転
送され、命令デコーダ？Ｋｌｊ！込まれて内部メモリ演
算エニ、ト、その他を制御する為の基本信号となりて、
目的とする処理が実行されていた。
かかる従来のマイクロコンビ、−夕の構成では、プロダ
ラムメモり番に格納されている命令コードはマイクロコ
ンビ、−夕の機能によ）設計段階で決められたものでな
ければならず、プログラマが勝手に変更しプログラムを
作成することはできない、しかも、プログラムメモリ４
の内容はアドレスを順次指定することによってそのデー
タ端子を介して簡単に外部に試み出す仁とがで色る。ｌ
！に、命令コードは公に解放されている為、読み出され
たプログラムメモリ４の内容を結合コードに基にして解
読すれば、プログラム全体の構成を知ることは容易であ
り九、従って、その内容が秘密性を借るようなプログラ
ムであっても、不所望な人間に容易に知られてしまうと
いう欠点があつ九、従って、プログラマがプログラムメ
モリに格納されるべき命令コードを独自のコードで作成
し、プログラマ以外では解読不可能にできないかという
要求が高まりて睡ている。この要求を満たす一つの方法
として、マイクロコンビ、−夕の繍令コードは基本信号
を発生させる命令デコーダの機能によって決定されてい
る為、命令デコーダを融通性のめるものにしておけばプ
ログラマがデコードする方法ｔｆ史することによって数
々のコードでプロゲラきンダできるが、回路設計上かな
シ多くの開本発明の目的はマイクロコンピュータでプロ
グラムを実行させる際、目的とするプログラムの内容が
プログラマ以外に公開されるという欠点ｔ−線除去、プ
ロゲラ！が独自のコードでプログラムを作成できる機能
を有する情報処理装置を提供する４のである。
ラムメモり番に格納されている命令コードはマイクロコ
ンビ、−夕の機能によ）設計段階で決められたものでな
ければならず、プログラマが勝手に変更しプログラムを
作成することはできない、しかも、プログラムメモリ４
の内容はアドレスを順次指定することによってそのデー
タ端子を介して簡単に外部に試み出す仁とがで色る。ｌ
！に、命令コードは公に解放されている為、読み出され
たプログラムメモリ４の内容を結合コードに基にして解
読すれば、プログラム全体の構成を知ることは容易であ
り九、従って、その内容が秘密性を借るようなプログラ
ムであっても、不所望な人間に容易に知られてしまうと
いう欠点があつ九、従って、プログラマがプログラムメ
モリに格納されるべき命令コードを独自のコードで作成
し、プログラマ以外では解読不可能にできないかという
要求が高まりて睡ている。この要求を満たす一つの方法
として、マイクロコンビ、−夕の繍令コードは基本信号
を発生させる命令デコーダの機能によって決定されてい
る為、命令デコーダを融通性のめるものにしておけばプ
ログラマがデコードする方法ｔｆ史することによって数
々のコードでプロゲラきンダできるが、回路設計上かな
シ多くの開本発明の目的はマイクロコンピュータでプロ
グラムを実行させる際、目的とするプログラムの内容が
プログラマ以外に公開されるという欠点ｔ−線除去、プ
ロゲラ！が独自のコードでプログラムを作成できる機能
を有する情報処理装置を提供する４のである。
本発明のｉイクロコンビーータは少なくともプログラム
メモリ内の命令を一時格納する命令レジスタと前記命令
を解読する命令デコーダとを有する！イタ９コンビ、−
夕において、演算回路とこの演算回路の入力となる内容
を保持している任意の値が設定可能なマスクレジスタと
を設け、１Ｉｆｒ記命令レジスタとマス擾レジスタの内
容を入力として前記演算回路で演算を実行し、この出力
ｔＳｔ＋配命令デコーダの入力とすることを特徴とする
。
メモリ内の命令を一時格納する命令レジスタと前記命令
を解読する命令デコーダとを有する！イタ９コンビ、−
夕において、演算回路とこの演算回路の入力となる内容
を保持している任意の値が設定可能なマスクレジスタと
を設け、１Ｉｆｒ記命令レジスタとマス擾レジスタの内
容を入力として前記演算回路で演算を実行し、この出力
ｔＳｔ＋配命令デコーダの入力とすることを特徴とする
。
以下本発明の一実施例を第２図を用ｉて詳細に説明する
。第２図において２０はＣＰＵ 、 ３０Ｆｉプロダラ
ムデー−を記憶しＣＰＵからのデータ書色込み、Ｗｔみ
出しが可能なプログラムメモリ、４０はＣＰＵからアド
レス情報が出力されるアドレスバス。
。第２図において２０はＣＰＵ 、 ３０Ｆｉプロダラ
ムデー−を記憶しＣＰＵからのデータ書色込み、Ｗｔみ
出しが可能なプログラムメモリ、４０はＣＰＵからアド
レス情報が出力されるアドレスバス。
５０はＣＰＵとメモリ間でデータの相互転送を行なうデ
ータ・バス％ ６０はプログラムメモリ３０からデータ
（命令）がデータバス５０ｔ−通してロードされる命令
レジスＩ、７０はプログラマが任意の値を設定で麹、内
容の読み出しが不可能なマスクレジスタ、８０は命令レ
ジスタ６０の内容とマスクレジスタ７０の内容を入力と
して演算を行なう演ｊｌｌ路、９０は演算回路８０の出
力を内部メモリ、ｇＬ算−理ユニット、その他を制御す
るために解読する命令デコーダ、１００は実行すべきプ
ログラムのアドレスを示してｉるプログラムカウンタ。
ータ・バス％ ６０はプログラムメモリ３０からデータ
（命令）がデータバス５０ｔ−通してロードされる命令
レジスＩ、７０はプログラマが任意の値を設定で麹、内
容の読み出しが不可能なマスクレジスタ、８０は命令レ
ジスタ６０の内容とマスクレジスタ７０の内容を入力と
して演算を行なう演ｊｌｌ路、９０は演算回路８０の出
力を内部メモリ、ｇＬ算−理ユニット、その他を制御す
るために解読する命令デコーダ、１００は実行すべきプ
ログラムのアドレスを示してｉるプログラムカウンタ。
１１Ｇ＆！内部データバス、’１２０はアドレスバラフ
チ、１３０ｄデータパスバ、ノア／ラッチである。
チ、１３０ｄデータパスバ、ノア／ラッチである。
以下に本１ｊ！施例のマイクロコンビ為−夕のプログラ
ムの実行動作を説明する。プログラムメモリ３０に格納
されているプログラムを実行させる場合、まず、プログ
ラムカウンタ１００の内容がアドレス・バス４０に出力
されプログラムメモリ３０に供給される。プログラムメ
モリ３０から読み込まれたデータは命令レジスタ６０に
転送される。
ムの実行動作を説明する。プログラムメモリ３０に格納
されているプログラムを実行させる場合、まず、プログ
ラムカウンタ１００の内容がアドレス・バス４０に出力
されプログラムメモリ３０に供給される。プログラムメ
モリ３０から読み込まれたデータは命令レジスタ６０に
転送される。
この命令レジスタ６０の内容とマスクレジスタ７０の内
容を入力として演算回路８０で演算を実行する。演算回
路８０の出力がこのマイクロコンビ。
容を入力として演算回路８０で演算を実行する。演算回
路８０の出力がこのマイクロコンビ。
−タ固有の命令コード即ち正規のコードとなる。
これは命令デコーダ９０に＊夛込まれ１円部メそり、演
算論理二二、ト、その他を制御するための基本信号とな
る。ここで、演算回路８０は例も被雑な演算を行なうも
のでるる必要はなく、入力と出力がｌ対ｌに対応する演
算を実行する回路であればよい、具体的に演算回路８０
を２人力の値を加算する回路とし、このマイクロコンビ
、−夕固有の８ビツト構成の命令コード１００００１１
０を実行させる場合、マスクレジスタ７０ Ｋ ０００
０００１０を設定することＫよりて、プログラムメモリ
３０に格納するデータ（コード）として１００００１０
０を設定すれば演算回路８０の出力として１０００００
１１０が得られ、命令デコーダ９０で解読される。
算論理二二、ト、その他を制御するための基本信号とな
る。ここで、演算回路８０は例も被雑な演算を行なうも
のでるる必要はなく、入力と出力がｌ対ｌに対応する演
算を実行する回路であればよい、具体的に演算回路８０
を２人力の値を加算する回路とし、このマイクロコンビ
、−夕固有の８ビツト構成の命令コード１００００１１
０を実行させる場合、マスクレジスタ７０ Ｋ ０００
０００１０を設定することＫよりて、プログラムメモリ
３０に格納するデータ（コード）として１００００１０
０を設定すれば演算回路８０の出力として１０００００
１１０が得られ、命令デコーダ９０で解読される。
この嫌に、演算間１１８０．命令デコーダ９０の働きは
設計段階で決定される。各ｉイクロコンピュータ固有の
ものであるが、マスクレジスタ７０に種々の値を設定す
ることによってプはグラムメモリ３０のデータ（コード
）會フレキシブルに変吏、設定できる。従って、プログ
ラマは固有の命令コードとは異徳のコードでプログラム
を作成でき１例えそれを外部に耽み出されたとしても、
それに基いて正規のプログラム内容を解読される心配が
なく、機密を伴なう重要なプログラムで６りても、容易
にマイクロコンビ、−夕で処理できるという利点がある
。
設計段階で決定される。各ｉイクロコンピュータ固有の
ものであるが、マスクレジスタ７０に種々の値を設定す
ることによってプはグラムメモリ３０のデータ（コード
）會フレキシブルに変吏、設定できる。従って、プログ
ラマは固有の命令コードとは異徳のコードでプログラム
を作成でき１例えそれを外部に耽み出されたとしても、
それに基いて正規のプログラム内容を解読される心配が
なく、機密を伴なう重要なプログラムで６りても、容易
にマイクロコンビ、−夕で処理できるという利点がある
。
本発明は以上説明したように、従来なかりたｉマスレジ
スタと演算回路を使用することによりて。
スタと演算回路を使用することによりて。
独自のコードで書かれたプログラムメモリの内容を固有
の命令コードに変換する機能を非常に容易にしかも安価
に実現できる画期的なマイクロコンビ、−７を提供する
ことかで色る。
の命令コードに変換する機能を非常に容易にしかも安価
に実現できる画期的なマイクロコンビ、−７を提供する
ことかで色る。
尚、演算回路％マスタレジスタのかわ夛に、ｆｌえば循
ｌ１Ｍシフトレジスタを用意しておいてプロセ、す内部
にそのシフト量を設定しておくようにすれば、プログラ
ムメモリの中にはその分だけ逆されて−る命令コードと
は異なるため、やはプ容易に解ＷＩｔｇれることはない
。
ｌ１Ｍシフトレジスタを用意しておいてプロセ、す内部
にそのシフト量を設定しておくようにすれば、プログラ
ムメモリの中にはその分だけ逆されて−る命令コードと
は異なるため、やはプ容易に解ＷＩｔｇれることはない
。
第１図はマイクロコンビーータの従来例を示すブロック
図％第２図は、本発明の一実施例を示すプロッタ図。 １．２Ｏ−ＣＰＵ、２．１００−・・アドレス・カウン
ターｓ ３−４０−アトＶＸ −／＜、Ｘ、 ４ 、
３０ ”−プログラムメモリ、５．５０−・・データ・
バス、６゜ｓｏ−一命令レジスタ、７０・・・マスフレ
ジス１８゜・・・演算回路、７．９０・・・命令デコー
ダ、８．１２０−７ｔ’レス・バッフ７ｂ ９ ｅ
１３０− データパスバッファ／ラッチ、１０，１１０
・・・内部データバス。 第１図 第２図
図％第２図は、本発明の一実施例を示すプロッタ図。 １．２Ｏ−ＣＰＵ、２．１００−・・アドレス・カウン
ターｓ ３−４０−アトＶＸ −／＜、Ｘ、 ４ 、
３０ ”−プログラムメモリ、５．５０−・・データ・
バス、６゜ｓｏ−一命令レジスタ、７０・・・マスフレ
ジス１８゜・・・演算回路、７．９０・・・命令デコー
ダ、８．１２０−７ｔ’レス・バッフ７ｂ ９ ｅ
１３０− データパスバッファ／ラッチ、１０，１１０
・・・内部データバス。 第１図 第２図
Claims (1)
- プログラムメモリから銃み出された情報とマスクレジス
タに設定されている情報とを演算回路で演算し、＃Ｊ紀
演算回路の出力を命令解読回路の入力とす６ようにした
ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101926A JPS583040A (ja) | 1981-06-30 | 1981-06-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101926A JPS583040A (ja) | 1981-06-30 | 1981-06-30 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583040A true JPS583040A (ja) | 1983-01-08 |
Family
ID=14313513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101926A Pending JPS583040A (ja) | 1981-06-30 | 1981-06-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583040A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188897A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | デ−タ処理装置におけるデ−タの秘密保護装置 |
| JPS61282929A (ja) * | 1985-06-07 | 1986-12-13 | Nec Corp | マイクロプロセツサ |
| WO1995030187A1 (en) * | 1994-05-03 | 1995-11-09 | Advanced Risc Machines Limited | Multiple instruction set mapping |
| US5794010A (en) * | 1996-06-10 | 1998-08-11 | Lsi Logic Corporation | Method and apparatus for allowing execution of both compressed instructions and decompressed instructions in a microprocessor |
| US5867681A (en) * | 1996-05-23 | 1999-02-02 | Lsi Logic Corporation | Microprocessor having register dependent immediate decompression |
| US5896519A (en) * | 1996-06-10 | 1999-04-20 | Lsi Logic Corporation | Apparatus for detecting instructions from a variable-length compressed instruction set having extended and non-extended instructions |
| US6021265A (en) * | 1994-06-10 | 2000-02-01 | Arm Limited | Interoperability with multiple instruction sets |
| EP0924602A3 (en) * | 1997-12-17 | 2002-08-14 | Elixent Limited | Instruction masking in providing instruction steams to a processor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4855632A (ja) * | 1971-11-12 | 1973-08-04 | ||
| JPS5189364A (ja) * | 1975-02-03 | 1976-08-05 | ||
| JPS5653234B2 (ja) * | 1976-11-15 | 1981-12-17 |
-
1981
- 1981-06-30 JP JP56101926A patent/JPS583040A/ja active Pending
Patent Citations (3)
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| Publication number | Priority date | Publication date | Assignee | Title |
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| USRE43248E1 (en) | 1994-06-10 | 2012-03-13 | Arm Limited | Interoperability with multiple instruction sets |
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