JPH04365380A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04365380A JPH04365380A JP3140508A JP14050891A JPH04365380A JP H04365380 A JPH04365380 A JP H04365380A JP 3140508 A JP3140508 A JP 3140508A JP 14050891 A JP14050891 A JP 14050891A JP H04365380 A JPH04365380 A JP H04365380A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体薄膜を用いたＭＯＳトランジスタに関する。
半導体薄膜を用いたＭＯＳトランジスタに関する。
【０００２】
【従来の技術】半導体薄膜を用いたトランジスタは、Ｉ
Ｃメモリー，特にスタティックランダムアクセスメモリ
ー（ＳＲＡＭ）のメモリーセルを構成する複数個のトラ
ンジスタのうちの、負荷用ＭＯＳトランジスタとして使
用されてきている。
Ｃメモリー，特にスタティックランダムアクセスメモリ
ー（ＳＲＡＭ）のメモリーセルを構成する複数個のトラ
ンジスタのうちの、負荷用ＭＯＳトランジスタとして使
用されてきている。
【０００３】ＩＣメモリーの高集積化にともない、メモ
リーセルの微細化が図られて来ている。ＳＲＡＭのメモ
リセルは、基本的に６個のトランジスタ、すなわちＮチ
ャネル型トランジスタで構成された２個の伝達トランジ
スタと、同じくＮチャネル型トランジスタで構成された
２個の駆動トランジスタ並びにＰチャネル型トランジス
タで構成された２個の負荷トランジスタから構成されて
いる。Ｎチャネル型トランジスタは半導体基板上に形成
され、Ｐチャネル型トランジスタは、絶縁基板や半導体
基板上に絶縁膜を介して形成された半導体薄膜を用いて
形成される。
リーセルの微細化が図られて来ている。ＳＲＡＭのメモ
リセルは、基本的に６個のトランジスタ、すなわちＮチ
ャネル型トランジスタで構成された２個の伝達トランジ
スタと、同じくＮチャネル型トランジスタで構成された
２個の駆動トランジスタ並びにＰチャネル型トランジス
タで構成された２個の負荷トランジスタから構成されて
いる。Ｎチャネル型トランジスタは半導体基板上に形成
され、Ｐチャネル型トランジスタは、絶縁基板や半導体
基板上に絶縁膜を介して形成された半導体薄膜を用いて
形成される。
【０００４】図３は従来技術を用いて、半導体薄膜に形
成されたトランジスタの断面図である。図３において、
シリコン基板１上には酸化シリコン膜２を介して厚さ約
１００ｎｍの多結晶シリコン膜３Ｃとゲート酸化膜６及
び多結晶シリコン膜等からなるゲート電極７Ｃが設けら
れている。そして、多結晶シリコン膜３Ｃには、ソース
ドレイン層４Ａ，４Ｂが設けられている。ゲート酸化膜
６を介してゲート電極７Ｃから電界を加える事で、多結
晶シリコン膜のチャネル部分を流れる電流を制御する事
でトランジスタとして働く。しかし現状の技術では、こ
のトランジスタのキャリアの移動度は、半導体基板に形
成したトランジスタのキャリア移動度の約一桁低く、ト
ランジスタオフ時のリーク電流は約一桁多い特性が一般
的である。
成されたトランジスタの断面図である。図３において、
シリコン基板１上には酸化シリコン膜２を介して厚さ約
１００ｎｍの多結晶シリコン膜３Ｃとゲート酸化膜６及
び多結晶シリコン膜等からなるゲート電極７Ｃが設けら
れている。そして、多結晶シリコン膜３Ｃには、ソース
ドレイン層４Ａ，４Ｂが設けられている。ゲート酸化膜
６を介してゲート電極７Ｃから電界を加える事で、多結
晶シリコン膜のチャネル部分を流れる電流を制御する事
でトランジスタとして働く。しかし現状の技術では、こ
のトランジスタのキャリアの移動度は、半導体基板に形
成したトランジスタのキャリア移動度の約一桁低く、ト
ランジスタオフ時のリーク電流は約一桁多い特性が一般
的である。
【０００５】
【発明が解決しようとする課題】この従来の半導体薄膜
に形成されるトランジスタでは、以上述べた様に半導体
基板に形成されたトランジスタより特性が悪い。特にト
ランジスタオフ時のリーク電流が多い事はトランジスタ
を負荷トランジスタとして用いたＳＲＡＭのメモリーセ
ルの消費電流が多く流れる事となってしまい、高集積化
を図ってゆく上で製品としての特性が損われる結果とな
る。
に形成されるトランジスタでは、以上述べた様に半導体
基板に形成されたトランジスタより特性が悪い。特にト
ランジスタオフ時のリーク電流が多い事はトランジスタ
を負荷トランジスタとして用いたＳＲＡＭのメモリーセ
ルの消費電流が多く流れる事となってしまい、高集積化
を図ってゆく上で製品としての特性が損われる結果とな
る。
【０００６】半導体薄膜に形成したトランジスタのリー
ク電流が多い理由は、基本的には半導体薄膜が半導体基
板より欠陥が多いため、ソースドレイン層の界面の空乏
層中での電荷の再結合により流れる電流が多い事による
。
ク電流が多い理由は、基本的には半導体薄膜が半導体基
板より欠陥が多いため、ソースドレイン層の界面の空乏
層中での電荷の再結合により流れる電流が多い事による
。
【０００７】
【課題を解決するための手段】第１の発明の半導体装置
は、基板上に第１の絶縁膜を介して形成された半導体膜
と、この半導体膜の所定の領域に形成されたソースドレ
イン層と、前記半導体膜の上面に順次形成された第２の
絶縁膜とゲート電極とを有する半導体装置において、前
記ソースドレイン層の対向する面のＰＮ接合部は他の部
分の半導体膜より薄く形成されかつ少くともこのＰＮ接
合部の上部の前記第２の絶縁膜は他の部分の第２の絶縁
膜より厚く形成されているものである。
は、基板上に第１の絶縁膜を介して形成された半導体膜
と、この半導体膜の所定の領域に形成されたソースドレ
イン層と、前記半導体膜の上面に順次形成された第２の
絶縁膜とゲート電極とを有する半導体装置において、前
記ソースドレイン層の対向する面のＰＮ接合部は他の部
分の半導体膜より薄く形成されかつ少くともこのＰＮ接
合部の上部の前記第２の絶縁膜は他の部分の第２の絶縁
膜より厚く形成されているものである。
【０００８】第２の発明の半導体装置は、基板上に第１
の絶縁膜を介して形成されたゲート電極と、このゲート
電極上に形成された第２の絶縁膜と、この第２の絶縁膜
上に形成された半導体膜と、この半導体膜の所定の領域
に形成されたソースドレイン層とを有する半導体装置に
おいて、前記ソースドレイン層の対向する面のＰＮ接合
部は他の部分の半導体膜より薄く形成されかつ少くとも
このＰＮ接合部の下部の前記第２の絶縁膜は他の部分の
第２の絶縁膜より厚く形成されているものである。
の絶縁膜を介して形成されたゲート電極と、このゲート
電極上に形成された第２の絶縁膜と、この第２の絶縁膜
上に形成された半導体膜と、この半導体膜の所定の領域
に形成されたソースドレイン層とを有する半導体装置に
おいて、前記ソースドレイン層の対向する面のＰＮ接合
部は他の部分の半導体膜より薄く形成されかつ少くとも
このＰＮ接合部の下部の前記第２の絶縁膜は他の部分の
第２の絶縁膜より厚く形成されているものである。
【０００９】
【作用】ソースドレイン層のＰＮ接合部のリークはＰＮ
接合部の接触面積に比例する為、リーク電流を少くする
ためには半導体薄膜の膜厚を薄くすればよい。しかし、
全体の半導体薄膜を薄くすると、トランジスタとして流
せる電流が小さくなる。さらに、ＰＮ接合部のリークは
ＰＮ接合部にかかるゲート電極からの電界が強ければ強
いほど多くなる。これについてもゲート電極の厚さを全
体的に厚くすればよい訳であるが、同様にトランジスタ
として流せる電流が少くなる。
接合部の接触面積に比例する為、リーク電流を少くする
ためには半導体薄膜の膜厚を薄くすればよい。しかし、
全体の半導体薄膜を薄くすると、トランジスタとして流
せる電流が小さくなる。さらに、ＰＮ接合部のリークは
ＰＮ接合部にかかるゲート電極からの電界が強ければ強
いほど多くなる。これについてもゲート電極の厚さを全
体的に厚くすればよい訳であるが、同様にトランジスタ
として流せる電流が少くなる。
【００１０】本発明では、ソースドレイン層のＰＮ接合
部の半導体薄膜を薄くしさらにＰＮ接合部の絶縁膜を厚
くしている。こうする事により、ソースドレイン部の電
界が緩和されて、リーク電流が低減される。つまり、電
界が強く働くと電子が加速され易くなり、空乏層中でな
だれ現象を起こして多くの電子−正孔対を発生させ易く
なるからである。
部の半導体薄膜を薄くしさらにＰＮ接合部の絶縁膜を厚
くしている。こうする事により、ソースドレイン部の電
界が緩和されて、リーク電流が低減される。つまり、電
界が強く働くと電子が加速され易くなり、空乏層中でな
だれ現象を起こして多くの電子−正孔対を発生させ易く
なるからである。
【００１１】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例の断面図である。
。図１は本発明の第１の実施例の断面図である。
【００１２】図１において、シリコン基板１上には第１
の酸化シリコン膜２Ａを介して厚さ１００〜１５０ｎｍ
の多結晶シリコン膜３Ａが設けられており、そしてこの
多結晶シリコン膜３Ａの所定の領域にはソースドレイン
層４Ａ，４Ｂが設けられている。更にこの多結晶シリコ
ン層３Ａ上にはゲート酸化膜となる第２の酸化シリコン
膜６Ａと多結晶シリコン膜等からなるゲート電極７Ａと
が順次設けられている。そして特に、ソースドレイン層
４Ａと４Ｂの対向する面のＰＮ接合部５は他の部分の多
結晶シリコン層３Ａより薄く形成されており、しかもそ
の上部の第２の酸化シリコン膜６Ａは他の部分より厚く
形成されている。
の酸化シリコン膜２Ａを介して厚さ１００〜１５０ｎｍ
の多結晶シリコン膜３Ａが設けられており、そしてこの
多結晶シリコン膜３Ａの所定の領域にはソースドレイン
層４Ａ，４Ｂが設けられている。更にこの多結晶シリコ
ン層３Ａ上にはゲート酸化膜となる第２の酸化シリコン
膜６Ａと多結晶シリコン膜等からなるゲート電極７Ａと
が順次設けられている。そして特に、ソースドレイン層
４Ａと４Ｂの対向する面のＰＮ接合部５は他の部分の多
結晶シリコン層３Ａより薄く形成されており、しかもそ
の上部の第２の酸化シリコン膜６Ａは他の部分より厚く
形成されている。
【００１３】このように構成された第１の実施例によれ
ば、ゲート電極７Ａとソースドレイン層４Ａ，４Ｂ間の
電界が緩和され、ソースドレイン層のＰＮ接合部の面積
が低減されることでリーク電流を低減する事ができる。
ば、ゲート電極７Ａとソースドレイン層４Ａ，４Ｂ間の
電界が緩和され、ソースドレイン層のＰＮ接合部の面積
が低減されることでリーク電流を低減する事ができる。
【００１４】この構造における第２の酸化シリコン膜６
Ａの実現の手段としては、例えば、ＰＮ接合部上を選択
的に酸化を行うか、フォトレジスト膜を用いたエッチン
グにより厚い酸化シリコン膜を局所的にエッチングした
後、薄い絶縁膜を成長させる方法等を用いることができ
る。
Ａの実現の手段としては、例えば、ＰＮ接合部上を選択
的に酸化を行うか、フォトレジスト膜を用いたエッチン
グにより厚い酸化シリコン膜を局所的にエッチングした
後、薄い絶縁膜を成長させる方法等を用いることができ
る。
【００１５】多結晶シリコン膜を局所的に薄くする方法
にしても、上記の選択的酸化によるか、フォトレジスト
膜で局所的にエッチングする手段がある。その他の手段
でも同様の形状を実現できる方法が存在することは明ら
かである。
にしても、上記の選択的酸化によるか、フォトレジスト
膜で局所的にエッチングする手段がある。その他の手段
でも同様の形状を実現できる方法が存在することは明ら
かである。
【００１６】図２は本発明の第２の実施例の断面図であ
る。図２においてシリコン基板１上には第１の酸化シリ
コン膜２Ｂを介して多結晶シリコン膜等からなるゲート
電極７Ｂが設けられている。更にこのゲート電極７Ｂ上
にはゲート酸化膜となる第２の酸化シリコン膜６Ｂと厚
さ１００〜１５０ｎｍの多結晶シリコン膜３Ｂが順次設
けられている。この多結晶シリコン膜３Ｂの所定の部分
にはソースドレイン層４Ａ，４Ｂが設けられている。そ
して特にこのソースドレイン層４Ａと４Ｂの対向する面
のＰＮ接合部５は、他の部分の多結晶シリコン層３Ｂよ
り薄く形成されており、しかもその下の第２の酸化シリ
コン膜６Ｂは他の部分より厚く形成されている。このよ
うに構成された第２の実施例においても、第１の実施例
と同様の効果がある。
る。図２においてシリコン基板１上には第１の酸化シリ
コン膜２Ｂを介して多結晶シリコン膜等からなるゲート
電極７Ｂが設けられている。更にこのゲート電極７Ｂ上
にはゲート酸化膜となる第２の酸化シリコン膜６Ｂと厚
さ１００〜１５０ｎｍの多結晶シリコン膜３Ｂが順次設
けられている。この多結晶シリコン膜３Ｂの所定の部分
にはソースドレイン層４Ａ，４Ｂが設けられている。そ
して特にこのソースドレイン層４Ａと４Ｂの対向する面
のＰＮ接合部５は、他の部分の多結晶シリコン層３Ｂよ
り薄く形成されており、しかもその下の第２の酸化シリ
コン膜６Ｂは他の部分より厚く形成されている。このよ
うに構成された第２の実施例においても、第１の実施例
と同様の効果がある。
【００１７】この構造の第２の酸化シリコン膜６Ｂの形
成手段としては、フォトマスクを用いて厚い酸化シリコ
ン膜を局所的にエッチングした後、薄い酸化シリコン膜
を形成する方法等を用いることができる。
成手段としては、フォトマスクを用いて厚い酸化シリコ
ン膜を局所的にエッチングした後、薄い酸化シリコン膜
を形成する方法等を用いることができる。
【００１８】尚、上記実施例においては基板としてシリ
コン基板を、第１の絶縁膜として酸化シリコン膜を、そ
してゲート電極及び半導体薄膜として多結晶シリコン膜
を用いた場合について説明したが、基板としてはガラス
等の絶縁基板を、第１の絶縁膜としては窒化膜等を、ゲ
ート電極としては多結晶シリコン膜とシリサイド膜の２
層膜を、そして半導体薄膜としては多結晶シリコン膜を
それぞれ用いることができる。
コン基板を、第１の絶縁膜として酸化シリコン膜を、そ
してゲート電極及び半導体薄膜として多結晶シリコン膜
を用いた場合について説明したが、基板としてはガラス
等の絶縁基板を、第１の絶縁膜としては窒化膜等を、ゲ
ート電極としては多結晶シリコン膜とシリサイド膜の２
層膜を、そして半導体薄膜としては多結晶シリコン膜を
それぞれ用いることができる。
【００１９】
【発明の効果】以上説明した様に本発明は、半導体薄膜
に形成されたトランジスタのソースドレイン層のＰＮ接
合部の半導体薄膜の厚さを薄くし、更にその部分の絶縁
膜の膜厚を厚くすることにより、ゲート電極とソースド
レイン層間の電界を緩和する事が出来るため、半導体装
置のリーク電流を低減できるという効果を有する。
に形成されたトランジスタのソースドレイン層のＰＮ接
合部の半導体薄膜の厚さを薄くし、更にその部分の絶縁
膜の膜厚を厚くすることにより、ゲート電極とソースド
レイン層間の電界を緩和する事が出来るため、半導体装
置のリーク電流を低減できるという効果を有する。
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第２の実施例の断面図。
【図３】従来の半導体装置の一例の断面図。
１ シリコン基板
２ 酸化シリコン膜
２Ａ，２Ｂ 第１の酸化シリコン膜３Ａ，３Ｂ，
３Ｃ 多結晶シリコン膜４Ａ，４Ｂ ソー
スドレイン層 ５ ＰＮ接合部 ６ ゲート酸化膜 ６Ａ，６Ｂ 第２の酸化シリコン膜７Ａ，７Ｂ，
７Ｃ ゲート電極
３Ｃ 多結晶シリコン膜４Ａ，４Ｂ ソー
スドレイン層 ５ ＰＮ接合部 ６ ゲート酸化膜 ６Ａ，６Ｂ 第２の酸化シリコン膜７Ａ，７Ｂ，
７Ｃ ゲート電極
Claims (2)
- 【請求項１】 基板上に第１の絶縁膜を介して形成さ
れた半導体膜と、この半導体膜の所定の領域に形成され
たソースドレイン層と、前記半導体膜の上面に順次形成
された第２の絶縁膜とゲート電極とを有する半導体装置
において、前記ソースドレイン層の対向する面のＰＮ接
合部は他の部分の半導体膜より薄く形成されかつ少くと
もこのＰＮ接合部の上部の前記第２の絶縁膜は他の部分
の第２の絶縁膜より厚く形成されていることを特徴とす
る半導体装置。 - 【請求項２】 基板上に第１の絶縁膜を介して形成さ
れたゲート電極と、このゲート電極上に形成された第２
の絶縁膜と、この第２の絶縁膜上に形成された半導体膜
と、この半導体膜の所定の領域に形成されたソースドレ
イン層とを有する半導体装置において、前記ソースドレ
イン層の対向する面のＰＮ接合部は他の部分の半導体膜
より薄く形成されかつ少くともこのＰＮ接合部の下部の
前記第２の絶縁膜は他の部分の第２の絶縁膜より厚く形
成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140508A JPH04365380A (ja) | 1991-06-13 | 1991-06-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140508A JPH04365380A (ja) | 1991-06-13 | 1991-06-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04365380A true JPH04365380A (ja) | 1992-12-17 |
Family
ID=15270282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140508A Pending JPH04365380A (ja) | 1991-06-13 | 1991-06-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04365380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767531A (en) * | 1994-08-29 | 1998-06-16 | Sharp Kabushiki Kaisha | Thin-film transistor, method of fabricating the same, and liquid-crystal display apparatus |
-
1991
- 1991-06-13 JP JP3140508A patent/JPH04365380A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767531A (en) * | 1994-08-29 | 1998-06-16 | Sharp Kabushiki Kaisha | Thin-film transistor, method of fabricating the same, and liquid-crystal display apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991221 |