JPH0436584B2 - - Google Patents
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- Publication number
- JPH0436584B2 JPH0436584B2 JP59272603A JP27260384A JPH0436584B2 JP H0436584 B2 JPH0436584 B2 JP H0436584B2 JP 59272603 A JP59272603 A JP 59272603A JP 27260384 A JP27260384 A JP 27260384A JP H0436584 B2 JPH0436584 B2 JP H0436584B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- present
- substrate
- mos transistor
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
- H10D64/647—Schottky drain or source electrodes for IGFETs
Description
【発明の詳細な説明】
本発明は縦型MOSトランジスタにおいて、他
の特性を劣化させず、オン抵抗を下げることを目
的としたものである。従来の縦型MOSトランジ
スタの拡散構造の一例を第１図に示す。この構造
はN-／N+エピタキシヤルウエハー２上に、チヤ
ネル３及びソース４を形成し電流を縦にドレイン
８からソース４へ流し込む構造となつている。こ
の従来構造はスイツチングタイムが速く、高耐圧
化が計り易いという点では優れているが、反面
MOSトランジスタ特有のオン抵抗が大きいとい
う欠点がある。オン抵抗は半導体基体２の抵抗値
が主体になつている。そこで、例えばドレイン領
域８のn+層をP+層にかえ、ソース・ドレイン間
をnpnpのいわゆるサイリスタ構造とし、半導体
基体２に少数キヤリアを導入し電導度変調を起さ
せ、オン抵抗を下げる工夫も試みられている。と
ころがこの構造はオンした後の動作が全くサイリ
スタと同様となる為、ゲート制御によりオフさせ
ることが困難であり、またオフしたとしてもその
スイツチング時間が非常に長くなる等MOSTrと
しての特長を大幅に減退させている。本発明はこ
のオン抵抗を大幅に下げることを可能にしたもの
で、ドレイン領域をn+或はP+とせずシヨツトキ
ー接合としたことを特長とするものである。即ち
本発明はシヨトキー接合は少数キヤリヤの注入が
少なく、スイツチングスピードが非常に速いとい
う特長を利用し、これを縦形MOSトランジスタ
のドレイン領域にシヨトキー接合を用いてMOS
トランジスタの特長をそこなうことなく、半導体
基体領域２の抵抗を大幅に減少させるようにした
ものである。第２図は本発明の実施例であり、１
はシヨツトキーメタル、２は半導体基体、３はチ
ヤネル拡散層、４はソース拡散層、５はソース電
極、６はゲート電極である。この図はＮチヤネル
型であるがＰチヤネル型についても同様に実施可
能である。本発明は従来例と対比して明確なよう
に従来例のドレイン電極７をオーミツクコンタク
トにせず、第２図１で示すシヨツトキーバリア電
極としたことにある。このバリアを形成する条件
としては半導体基体２の比抵抗値とバリア電極の
種類を適宜選択すればよい。比抵抗値は主として
耐圧条件から決定される値をそのまま使用して構
わないが、必要ならばシヨツトキーバリアを形成
する基体表面に不純物ドーピングをすることもで
きる。本構造によればシヨツトキーバリアの電位
差Ｖの関数として少数キヤリアであるホールの注
入量（Pn）は Pn＝n2ｉ／NDｅ×ｐ（qv／RT）と表わされる。
の特性を劣化させず、オン抵抗を下げることを目
的としたものである。従来の縦型MOSトランジ
スタの拡散構造の一例を第１図に示す。この構造
はN-／N+エピタキシヤルウエハー２上に、チヤ
ネル３及びソース４を形成し電流を縦にドレイン
８からソース４へ流し込む構造となつている。こ
の従来構造はスイツチングタイムが速く、高耐圧
化が計り易いという点では優れているが、反面
MOSトランジスタ特有のオン抵抗が大きいとい
う欠点がある。オン抵抗は半導体基体２の抵抗値
が主体になつている。そこで、例えばドレイン領
域８のn+層をP+層にかえ、ソース・ドレイン間
をnpnpのいわゆるサイリスタ構造とし、半導体
基体２に少数キヤリアを導入し電導度変調を起さ
せ、オン抵抗を下げる工夫も試みられている。と
ころがこの構造はオンした後の動作が全くサイリ
スタと同様となる為、ゲート制御によりオフさせ
ることが困難であり、またオフしたとしてもその
スイツチング時間が非常に長くなる等MOSTrと
しての特長を大幅に減退させている。本発明はこ
のオン抵抗を大幅に下げることを可能にしたもの
で、ドレイン領域をn+或はP+とせずシヨツトキ
ー接合としたことを特長とするものである。即ち
本発明はシヨトキー接合は少数キヤリヤの注入が
少なく、スイツチングスピードが非常に速いとい
う特長を利用し、これを縦形MOSトランジスタ
のドレイン領域にシヨトキー接合を用いてMOS
トランジスタの特長をそこなうことなく、半導体
基体領域２の抵抗を大幅に減少させるようにした
ものである。第２図は本発明の実施例であり、１
はシヨツトキーメタル、２は半導体基体、３はチ
ヤネル拡散層、４はソース拡散層、５はソース電
極、６はゲート電極である。この図はＮチヤネル
型であるがＰチヤネル型についても同様に実施可
能である。本発明は従来例と対比して明確なよう
に従来例のドレイン電極７をオーミツクコンタク
トにせず、第２図１で示すシヨツトキーバリア電
極としたことにある。このバリアを形成する条件
としては半導体基体２の比抵抗値とバリア電極の
種類を適宜選択すればよい。比抵抗値は主として
耐圧条件から決定される値をそのまま使用して構
わないが、必要ならばシヨツトキーバリアを形成
する基体表面に不純物ドーピングをすることもで
きる。本構造によればシヨツトキーバリアの電位
差Ｖの関数として少数キヤリアであるホールの注
入量（Pn）は Pn＝n2ｉ／NDｅ×ｐ（qv／RT）と表わされる。
ここでＴ：温度 ND：基体２の不純物濃度
ｑ：電子の電荷ni：真性キヤリア数
Ｒ：ボルツマン定数
上式により電位差Ｖの大きい、つまりシヨツト
キーバリア高さの大きい金属ほど少数キヤリアー
の注入量が多く、又NDの小さい基体程注入量が
多いことが分る。この少数キヤリアの注入により
基体２内に伝導度変調が起り、オン抵抗をそれに
対応し下げることができる。又、この少数キヤリ
アはＰ−Ｎ接合における注入に比べ本質的に少量
なので、スイツチングタイムに与える悪影響は少
なく、又バリアー界面の濃度をコントロールする
ことにより、少数キヤリアーの注入量を制御する
こともできる。因みにこのシヨツトキバリアの形
成方法を第３図を用いて説明する。先ずａ図に示
す様に従来の方法により各拡散層を形成した後、
基体２の裏面をエツチングないしは研磨により所
望の厚さに削り取り、ｂ図の構造とし、その後裏
面にメタル形成して第３図ｃに示す本発明の一実
施例を容易に得ることができる。第４図はトラン
ジスタのフアミリー特性の一例で図中ａは従来構
造のもの、ｂは本構造の特性であり、本発明によ
れば従来例に比しオン抵抗の減少が明確である。
（チツプサイズ3.5mmロ）耐圧はともに約460Vで
あつた。以上から明らかな様に半導体基体２が厚
くオン抵抗が高くなつてしまう従来の高耐圧
MOSトランジスターに対して、本発明によれば
耐圧、スイツチングタイムをそこなうことなくオ
ン抵抗を下げることが可能となり、電力用スイツ
チング素子として有用である等実用上の効果は大
きい。
キーバリア高さの大きい金属ほど少数キヤリアー
の注入量が多く、又NDの小さい基体程注入量が
多いことが分る。この少数キヤリアの注入により
基体２内に伝導度変調が起り、オン抵抗をそれに
対応し下げることができる。又、この少数キヤリ
アはＰ−Ｎ接合における注入に比べ本質的に少量
なので、スイツチングタイムに与える悪影響は少
なく、又バリアー界面の濃度をコントロールする
ことにより、少数キヤリアーの注入量を制御する
こともできる。因みにこのシヨツトキバリアの形
成方法を第３図を用いて説明する。先ずａ図に示
す様に従来の方法により各拡散層を形成した後、
基体２の裏面をエツチングないしは研磨により所
望の厚さに削り取り、ｂ図の構造とし、その後裏
面にメタル形成して第３図ｃに示す本発明の一実
施例を容易に得ることができる。第４図はトラン
ジスタのフアミリー特性の一例で図中ａは従来構
造のもの、ｂは本構造の特性であり、本発明によ
れば従来例に比しオン抵抗の減少が明確である。
（チツプサイズ3.5mmロ）耐圧はともに約460Vで
あつた。以上から明らかな様に半導体基体２が厚
くオン抵抗が高くなつてしまう従来の高耐圧
MOSトランジスターに対して、本発明によれば
耐圧、スイツチングタイムをそこなうことなくオ
ン抵抗を下げることが可能となり、電力用スイツ
チング素子として有用である等実用上の効果は大
きい。
第１図は従来のMOSトランジスターの断面図、
第２図は本発明の一実施例を示すMOSトランジ
スターの断面図、第３図ａ，ｂ，ｃは本発明の製
法を説明する工程図、第４図は特性図である。１
……シヨツトキーバリアを形成する電極、２……
半導体基体、３……チヤネル用基板拡散層、４…
…ソース拡散層、５……ソース電極、６……ゲー
ト電極、７……オーミツク性のドレイン電極。
第２図は本発明の一実施例を示すMOSトランジ
スターの断面図、第３図ａ，ｂ，ｃは本発明の製
法を説明する工程図、第４図は特性図である。１
……シヨツトキーバリアを形成する電極、２……
半導体基体、３……チヤネル用基板拡散層、４…
…ソース拡散層、５……ソース電極、６……ゲー
ト電極、７……オーミツク性のドレイン電極。
１ 基板の表面を下方に向けて保持し、その背面
側にあるヒータによつて、基板を加熱しながら、
表面に原料溶液を霧化して吹き付け、同面上に薄
膜を作製する方法において、基板を保持する部材
に接した基板表面の両側を、加熱することを特徴
とする霧により薄膜を作製する方法。
側にあるヒータによつて、基板を加熱しながら、
表面に原料溶液を霧化して吹き付け、同面上に薄
膜を作製する方法において、基板を保持する部材
に接した基板表面の両側を、加熱することを特徴
とする霧により薄膜を作製する方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272603A JPS61150280A (ja) | 1984-12-24 | 1984-12-24 | 縦型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272603A JPS61150280A (ja) | 1984-12-24 | 1984-12-24 | 縦型ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61150280A JPS61150280A (ja) | 1986-07-08 |
| JPH0436584B2 true JPH0436584B2 (ja) | 1992-06-16 |
Family
ID=17516225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59272603A Granted JPS61150280A (ja) | 1984-12-24 | 1984-12-24 | 縦型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016116358A (ja) * | 2014-12-16 | 2016-06-23 | 富士電機株式会社 | 半導体装置および半導体パッケージ |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4952992A (en) * | 1987-08-18 | 1990-08-28 | Siliconix Incorporated | Method and apparatus for improving the on-voltage characteristics of a semiconductor device |
| JPH0828506B2 (ja) * | 1988-11-07 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH03155677A (ja) * | 1989-08-19 | 1991-07-03 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔ |
| JP2001085685A (ja) * | 1999-09-13 | 2001-03-30 | Shindengen Electric Mfg Co Ltd | トランジスタ |
| US6635926B2 (en) * | 2000-08-30 | 2003-10-21 | Shindengen Electric Manufacturing Co., Ltd. | Field effect transistor with high withstand voltage and low resistance |
| JP2002246595A (ja) * | 2001-02-19 | 2002-08-30 | Shindengen Electric Mfg Co Ltd | トランジスタ |
| JP6130695B2 (ja) * | 2013-03-21 | 2017-05-17 | 新電元工業株式会社 | Ｉｇｂｔ及びｉｇｂｔの製造方法 |
| CN108695155A (zh) * | 2018-05-30 | 2018-10-23 | 厦门芯代集成电路有限公司 | 一种能精确控制igbt空穴载流子注入的制造方法 |
-
1984
- 1984-12-24 JP JP59272603A patent/JPS61150280A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016116358A (ja) * | 2014-12-16 | 2016-06-23 | 富士電機株式会社 | 半導体装置および半導体パッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61150280A (ja) | 1986-07-08 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |