JPS6116574A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
- Publication number
- JPS6116574A JPS6116574A JP59138328A JP13832884A JPS6116574A JP S6116574 A JPS6116574 A JP S6116574A JP 59138328 A JP59138328 A JP 59138328A JP 13832884 A JP13832884 A JP 13832884A JP S6116574 A JPS6116574 A JP S6116574A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type silicon
- semiconductor layer
- semiconductor substrate
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
- H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/146—VDMOS having built-in components the built-in components being Schottky barrier diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はモータ駆動などに用いられる大電力形電界効果
トランジスタおよびその製造方法に関するものである。
トランジスタおよびその製造方法に関するものである。
従来例の構成とその問題点
従来よりディジタル集積回路や高周波増幅回路などに用
いられてきた絶縁ゲート形電界効果トランジスタｃ以下
ＭＯ５ＦＥＴと略す）は近年パワーエレクトロニクス分
野にも進出しバイポーラトランジスタで実現できなかっ
た機器の高速化、低消費電力化、小型・軽量化を実現し
ている。
いられてきた絶縁ゲート形電界効果トランジスタｃ以下
ＭＯ５ＦＥＴと略す）は近年パワーエレクトロニクス分
野にも進出しバイポーラトランジスタで実現できなかっ
た機器の高速化、低消費電力化、小型・軽量化を実現し
ている。
以下、図面を参照しながら、上述した従来の大電力形電
界効果トランジスタとしてＶ溝形ＭＯ８Ｆ、ＥＴについ
て説明する。
界効果トランジスタとしてＶ溝形ＭＯ８Ｆ、ＥＴについ
て説明する。
第１図は従来のＶ溝形ＭＯ８ＦＥＴの構造断面図を示す
ものである。第１図において１はドレイン電極となるｎ
形シリコン基板、２はチャンネルを形成するだめのｐ形
シリコン拡散層、３はソース電極となるｎ形シリコン拡
散層、４はＶ溝のｐ形シリコン拡散層面にチャンネルを
形成または消滅させるためにバイアス電圧を印加するゲ
ート電極、５はゲート電極４を電気的に絶縁するだめの
二酸化シリコン膜、６はｎ形シリコン拡散層３およびｐ
形シリコン拡散層２に接触して設けられたソース電極、
７はｎ形シリコン基板１に接触して設けられたドレイン
電極である。
ものである。第１図において１はドレイン電極となるｎ
形シリコン基板、２はチャンネルを形成するだめのｐ形
シリコン拡散層、３はソース電極となるｎ形シリコン拡
散層、４はＶ溝のｐ形シリコン拡散層面にチャンネルを
形成または消滅させるためにバイアス電圧を印加するゲ
ート電極、５はゲート電極４を電気的に絶縁するだめの
二酸化シリコン膜、６はｎ形シリコン拡散層３およびｐ
形シリコン拡散層２に接触して設けられたソース電極、
７はｎ形シリコン基板１に接触して設けられたドレイン
電極である。
以上のように構成されたＶ溝形ＭＯ８ＦＥＴについて、
以下モータの如く誘導性負荷を駆動する場合の動作につ
いて説明する。第２図に示すように誘導性負荷９を有す
るＶ溝形ＭＯ８ＦＸＴ ８のゲート電極にしきい電圧（
これをｖＴとする）以下の電圧を印加するとＭＯＳＦＥ
Ｔ ｓのソース・ドレイン間に電流が流れないためドレ
イン電極にかかる電圧はほぼ電源電圧（これを”ＤＤと
する）に等しくなる。次にゲート電極に加える電圧をｖ
Ｔ以上とするＭＯＳＦＥＴ８のソース・ドレイン間に電
流が流れはじめるが誘導性負荷の自己誘導作用のため一
時的にドレイン電位が負となることがある。この時第１
図のような従来のＶ溝形ＭＯ８ＦＥＴではスイッチング
時間が長くなるという欠点を有していた。なぜならばソ
ース電極に対してドレイン電極の電位が負になった時第
１図ｎ形シリコン基板１とｐ形シリコン層２で形成され
るｐｎ接合が順方向にバイアスされるためこの接合に少
数キャリアが蓄積され、ドレイン電圧が正に回復した後
も蓄積された少数キャリアを消滅させるだめの時間を要
するからである。このため誘導性負荷を駆動する場合に
もスイッチング時間の短い電界効果トランジスタの開発
が望まれていた。
以下モータの如く誘導性負荷を駆動する場合の動作につ
いて説明する。第２図に示すように誘導性負荷９を有す
るＶ溝形ＭＯ８ＦＸＴ ８のゲート電極にしきい電圧（
これをｖＴとする）以下の電圧を印加するとＭＯＳＦＥ
Ｔ ｓのソース・ドレイン間に電流が流れないためドレ
イン電極にかかる電圧はほぼ電源電圧（これを”ＤＤと
する）に等しくなる。次にゲート電極に加える電圧をｖ
Ｔ以上とするＭＯＳＦＥＴ８のソース・ドレイン間に電
流が流れはじめるが誘導性負荷の自己誘導作用のため一
時的にドレイン電位が負となることがある。この時第１
図のような従来のＶ溝形ＭＯ８ＦＥＴではスイッチング
時間が長くなるという欠点を有していた。なぜならばソ
ース電極に対してドレイン電極の電位が負になった時第
１図ｎ形シリコン基板１とｐ形シリコン層２で形成され
るｐｎ接合が順方向にバイアスされるためこの接合に少
数キャリアが蓄積され、ドレイン電圧が正に回復した後
も蓄積された少数キャリアを消滅させるだめの時間を要
するからである。このため誘導性負荷を駆動する場合に
もスイッチング時間の短い電界効果トランジスタの開発
が望まれていた。
発明の目的
本発明は上記従来技術に鑑みてなされたもので、誘導性
負荷駆動時においてもスイッチング時間、の短い電界効
果トランジスタおよびその製造方法を提供するものであ
る。
負荷駆動時においてもスイッチング時間、の短い電界効
果トランジスタおよびその製造方法を提供するものであ
る。
発明の構成
この目的を達成するために本発明の電界効果トランジス
タおよびその製造方法は半導体基板上にその半導体基板
と伝導形の異なる第１の半導体層と更にその上に半導体
基板と同一伝導形の第２の半導体層が形成され、半導体
基板てまで到る複数個の溝が形成され、その溝のうち少
なくとも１個の表面に絶縁膜と導電膜が順次形成され、
他の溝の表面には第２の半導体層とはオーミック接弊と
なり、半導体基板とはショットキー接触となる金属もし
くは金属化合物が付着していることから構成されている
。この構成によってソース電極に対してドレイン電極の
電位が負になった場合、ショットキー接合の順方向立ち
上り電圧がｐｎ接合のそれに比べ小さいためソース電極
よりトレイン電極に流れる電流はショットキー接合に集
中し、ｐｎ接合にはわずかの電流しか流れない。従って
少数キャリアが蓄積されずスイッチング時間を著しく短
縮できることとなる。
タおよびその製造方法は半導体基板上にその半導体基板
と伝導形の異なる第１の半導体層と更にその上に半導体
基板と同一伝導形の第２の半導体層が形成され、半導体
基板てまで到る複数個の溝が形成され、その溝のうち少
なくとも１個の表面に絶縁膜と導電膜が順次形成され、
他の溝の表面には第２の半導体層とはオーミック接弊と
なり、半導体基板とはショットキー接触となる金属もし
くは金属化合物が付着していることから構成されている
。この構成によってソース電極に対してドレイン電極の
電位が負になった場合、ショットキー接合の順方向立ち
上り電圧がｐｎ接合のそれに比べ小さいためソース電極
よりトレイン電極に流れる電流はショットキー接合に集
中し、ｐｎ接合にはわずかの電流しか流れない。従って
少数キャリアが蓄積されずスイッチング時間を著しく短
縮できることとなる。
実施例の説明
以下本発明の一実施例について、図面を参照しながら説
明する。第３図は本発明の一実施例における電界効果ト
ランジスタの構造断面図を示すものである。第３図にお
いて１はｎ形シリコン基板、２はｐ形シリコン拡散層、
３はｎ形シリコン拡散層、４はゲート電極、５は二酸化
シリコン膜、６はソース電極、７はドレイン電極で以上
は第１図の構成と同じものである。１ｏはｎ形シリコン
拡散層３とオーミック接触を、ｎ形シリコン基板とショ
ットキー接触を形成するシリサイド電極である。以上の
ように構成された本発明におけるＶ溝形電界効果トラン
ジスタの製造方法について以下説明する。まず比抵抗０
．０１Ωｍのｎ形シリコン基板上の比抵抗２５０ｍ、厚
さ４０μｍのｎ形エピタキシャル層１１に硼素および砒
素をイオン注入・拡散させ第４図ａに示すようなｐ形シ
リコン拡散層２とｎ形シリコン拡散層３を形成した。次
に二酸化シリコン膜をマスクとして飽和アンモニア水の
中でシリコンを異方性エツチングし第４図すのようにＶ
字形溝を多数形成した。その後シリコン基板を熱酸化し
てゲート酸化膜６を形成するが第４図Ｃに示すように１
つおきにＶ溝部分の酸化膜を除去した。次にシリコン基
板全面に白金を高周波スパッタ法で蒸着した。これを５
００℃で熱処理するとシリコン上に付着した白金は容易
にシリコンと反応し白金シリサイドを形成する。熱処理
後王水中で処理すれば酸化膜上の未反応の白金は除去さ
れ第４図ｄのように白金シリサイド層１０だけ選択的に
残すことができる。この白金シリサイド層は不純物濃度
１ｏ ｃｒｎ 程度のｎ形シリコン拡散層３とはオーミ
ック接触となるが、不純物濃度１０” ’ｃｍ ３ 程
度のｎ形エピタキシャル層１１とは良好なショットキー
接触を形成する。最後に第４図ｅに示すようにアルミニ
ウムを蒸着、バターニングしてゲート電極４とソース電
極６を形成し、シリコン基板裏面にはクロム−ニッケル
を蒸着してドレイン電極７を形成し本発明におけるＶ溝
形ＭＯ８ＦＥＴを完成させた。
明する。第３図は本発明の一実施例における電界効果ト
ランジスタの構造断面図を示すものである。第３図にお
いて１はｎ形シリコン基板、２はｐ形シリコン拡散層、
３はｎ形シリコン拡散層、４はゲート電極、５は二酸化
シリコン膜、６はソース電極、７はドレイン電極で以上
は第１図の構成と同じものである。１ｏはｎ形シリコン
拡散層３とオーミック接触を、ｎ形シリコン基板とショ
ットキー接触を形成するシリサイド電極である。以上の
ように構成された本発明におけるＶ溝形電界効果トラン
ジスタの製造方法について以下説明する。まず比抵抗０
．０１Ωｍのｎ形シリコン基板上の比抵抗２５０ｍ、厚
さ４０μｍのｎ形エピタキシャル層１１に硼素および砒
素をイオン注入・拡散させ第４図ａに示すようなｐ形シ
リコン拡散層２とｎ形シリコン拡散層３を形成した。次
に二酸化シリコン膜をマスクとして飽和アンモニア水の
中でシリコンを異方性エツチングし第４図すのようにＶ
字形溝を多数形成した。その後シリコン基板を熱酸化し
てゲート酸化膜６を形成するが第４図Ｃに示すように１
つおきにＶ溝部分の酸化膜を除去した。次にシリコン基
板全面に白金を高周波スパッタ法で蒸着した。これを５
００℃で熱処理するとシリコン上に付着した白金は容易
にシリコンと反応し白金シリサイドを形成する。熱処理
後王水中で処理すれば酸化膜上の未反応の白金は除去さ
れ第４図ｄのように白金シリサイド層１０だけ選択的に
残すことができる。この白金シリサイド層は不純物濃度
１ｏ ｃｒｎ 程度のｎ形シリコン拡散層３とはオーミ
ック接触となるが、不純物濃度１０” ’ｃｍ ３ 程
度のｎ形エピタキシャル層１１とは良好なショットキー
接触を形成する。最後に第４図ｅに示すようにアルミニ
ウムを蒸着、バターニングしてゲート電極４とソース電
極６を形成し、シリコン基板裏面にはクロム−ニッケル
を蒸着してドレイン電極７を形成し本発明におけるＶ溝
形ＭＯ８ＦＥＴを完成させた。
以上のように製作された本発明のＶ溝形ＭＯ８ＦＥＴの
動作について以下説明する。ソース電極６に対してドレ
イン電極７の電位が正の時の動作は第１図の従来のＶ溝
形ＭＯ８ＦＥＴの場合と同一である。第４図ｅの白金シ
リサイド層１０とｎ形エピタキシャル層１１からなるシ
ョットキー接合は逆方向となりその耐圧はｎ形エピタキ
シャル層１１の比抵抗と厚さで決定されｐ形シリコン拡
散層２とｎ形エピタキシャル層１１からなるｐｎ接合の
耐圧とほぼ同じとなるのでドレイン耐圧が劣化すること
はない。次にソース電極に対してドレイン電極の電位が
負の場合を考えると、前述のショットキー接合およびｐ
ｎ接合は共に順方向にバイアスされるがショットキー接
合の順方向立ち上り電圧はｐｎ接合のそれに比べ０．２
〜０．３ Ｖ低いために、ソース電極よりトレイン電極
に流れる電流のほとんどは白金シリサイド層１゜とｎ形
エピタキシャル層１１からなるショットキー接合に集中
しｐ形シリコン拡散層２とｎ形エピタキシャル層１１か
らなるｐｎ接合にはほとんど流れない。ショットキー接
合は多数キャリアによって電流が流れ少数キャリアが蓄
積されることがないので本実施例では従来蓄積された少
数キャリアを消滅させるのに要した時間が大幅に短縮さ
れ高速スイッチングが達成される。
動作について以下説明する。ソース電極６に対してドレ
イン電極７の電位が正の時の動作は第１図の従来のＶ溝
形ＭＯ８ＦＥＴの場合と同一である。第４図ｅの白金シ
リサイド層１０とｎ形エピタキシャル層１１からなるシ
ョットキー接合は逆方向となりその耐圧はｎ形エピタキ
シャル層１１の比抵抗と厚さで決定されｐ形シリコン拡
散層２とｎ形エピタキシャル層１１からなるｐｎ接合の
耐圧とほぼ同じとなるのでドレイン耐圧が劣化すること
はない。次にソース電極に対してドレイン電極の電位が
負の場合を考えると、前述のショットキー接合およびｐ
ｎ接合は共に順方向にバイアスされるがショットキー接
合の順方向立ち上り電圧はｐｎ接合のそれに比べ０．２
〜０．３ Ｖ低いために、ソース電極よりトレイン電極
に流れる電流のほとんどは白金シリサイド層１゜とｎ形
エピタキシャル層１１からなるショットキー接合に集中
しｐ形シリコン拡散層２とｎ形エピタキシャル層１１か
らなるｐｎ接合にはほとんど流れない。ショットキー接
合は多数キャリアによって電流が流れ少数キャリアが蓄
積されることがないので本実施例では従来蓄積された少
数キャリアを消滅させるのに要した時間が大幅に短縮さ
れ高速スイッチングが達成される。
ソース電極よりトレイン電極へ１人の順方向電流を流し
ておき、１人の逆方向電流に切シ換えたのち０．１人に
丑で回復するのに要する時間を比較すると、第１図に示
した従来のＶ溝形ＭＯ５ＦＥＴでは１μｓであったのに
対し、本実施例では１００ｎＳと約１／１０に短縮され
た。
ておき、１人の逆方向電流に切シ換えたのち０．１人に
丑で回復するのに要する時間を比較すると、第１図に示
した従来のＶ溝形ＭＯ５ＦＥＴでは１μｓであったのに
対し、本実施例では１００ｎＳと約１／１０に短縮され
た。
以上のように本実施例によれば、ソース電極をドレイン
領域にまで到る溝に形成しドレイン領域とソース電極と
の間にショットキー接合を設けることにより、少数キャ
リアの蓄積がなく逆方向回復時間の短いＭＯＳＦＥＴを
得ることができる。
領域にまで到る溝に形成しドレイン領域とソース電極と
の間にショットキー接合を設けることにより、少数キャ
リアの蓄積がなく逆方向回復時間の短いＭＯＳＦＥＴを
得ることができる。
なお、本実施例ではＮチャンネルＭＯ８ＦＥＴとしたが
ｐ形半導体基板上にｎ形半導体層、ｐ形半導体層を順次
形成して作製されるｐチャンネルＦＥＴについても同様
の効果が考えられる。
ｐ形半導体基板上にｎ形半導体層、ｐ形半導体層を順次
形成して作製されるｐチャンネルＦＥＴについても同様
の効果が考えられる。
発明の効果
以上のように本発明は、中間層の伝導形が異なる三層半
導体構造に上部半導体層より下部半導体部に到る溝が形
成され、一部の溝の表面に絶縁膜と導電膜が順次形成さ
れ他の溝の表面には上部半導体層とオーミック接触とな
り下部半導体部とはショットキー接触となる金属もしく
は金属化合物が付着している構造により、逆回復時間の
著しく短い電界効果トランジスタを得ることができ、そ
の実用的効果は大なるものがある。
導体構造に上部半導体層より下部半導体部に到る溝が形
成され、一部の溝の表面に絶縁膜と導電膜が順次形成さ
れ他の溝の表面には上部半導体層とオーミック接触とな
り下部半導体部とはショットキー接触となる金属もしく
は金属化合物が付着している構造により、逆回復時間の
著しく短い電界効果トランジスタを得ることができ、そ
の実用的効果は大なるものがある。
第１図は従来のＶ溝形ＭＯ５ＩｒＫＴの構造断面図、第
２図は誘導性負荷駆動回路と電位波形を水切の一実施例
におけるＶ溝形ＭＯ８Ｆ’ＥＴの製造工程図である。 １・・・・・・ｎ形シリコン基板、２・・・・・ｐ形シ
リコン拡散層、３・・・・・・ｎ形シリコン拡散層、４
・・・・・ゲート電極、５・・・・・二酸化シリコン膜
、６・・ソース電極、７・・・・・・ドレイン電極、８
・・・・ＭＯＳＦＥＴ。 ９・・・・・・誘導性負荷、１０・・・・・シリサイド
電極、１１・・・・・・ｎ形シリコンエピタキシャル層
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１基筒
１ 図 ＼ｌ 第２図 第３図 第４図 ＼ｌ
２図は誘導性負荷駆動回路と電位波形を水切の一実施例
におけるＶ溝形ＭＯ８Ｆ’ＥＴの製造工程図である。 １・・・・・・ｎ形シリコン基板、２・・・・・ｐ形シ
リコン拡散層、３・・・・・・ｎ形シリコン拡散層、４
・・・・・ゲート電極、５・・・・・二酸化シリコン膜
、６・・ソース電極、７・・・・・・ドレイン電極、８
・・・・ＭＯＳＦＥＴ。 ９・・・・・・誘導性負荷、１０・・・・・シリサイド
電極、１１・・・・・・ｎ形シリコンエピタキシャル層
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１基筒
１ 図 ＼ｌ 第２図 第３図 第４図 ＼ｌ
Claims (4)
- （１）半導体基板上に前記半導体基板と伝導形の異なる
第１の半導体層、さらに前記第１の半導体層上に前記半
導体基板と同じ伝導形の第２の半導体層を有し、前記第
２の半導体層表面より半導体基板に到る複数個の溝が形
成され、前記溝のうち少なくとも１個の溝の表面に絶縁
膜と導電膜が順次形成され、他の溝の表面に第２の半導
体層とオーミック接触となり前記半導体基板とショット
キー接触となる金属もしくは金属化合物が付着している
ことを特徴とする電界効果トランジスタ。 - （２）半導体基板がｎ形シリコン基板、第１の半導体層
がｐ形シリコン層、第２の半導体層がｎ形シリコン層で
あり前記第２の半導体層の不純物濃度が前記半導体基板
の不純物濃度より大きいことを特徴とする特許請求の範
囲第１項記載の電界効果トランジスタ。 - （３）半導体基板上に前記半導体基板と伝導形の異なる
第１の半導体層を形成する工程と、前記第１の半導体層
上に前記半導体基板と同一の伝導形の第２の半導体層を
形成する工程と、前記第２の半導体層表面より前記半導
体基板に到る溝を形成する工程と、前記溝のうち少なく
とも１個の溝の表面に絶縁膜とさらに絶縁膜上に導電膜
を形成する工程と、他の溝の表面に前記第２の半導体層
とはオーミック接触となり前記半導体基板とはショット
キー接触となる金属または金属化合物を付着させる工程
を備えたことを特徴とする電界効果トランジスタの製造
方法。 - （４）半導体基板がｎ形シリコン基板、第１の半導体層
がｐ形シリコン層、第２の半導体層がｎ形シリコン層で
あり前記第２の半導体層の不純物濃度が前記半導体基板
の不純物濃度より大きいことを特徴とする特許請求の範
囲第３項記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138328A JPS6116574A (ja) | 1984-07-03 | 1984-07-03 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138328A JPS6116574A (ja) | 1984-07-03 | 1984-07-03 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116574A true JPS6116574A (ja) | 1986-01-24 |
Family
ID=15219332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59138328A Pending JPS6116574A (ja) | 1984-07-03 | 1984-07-03 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116574A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296474A (ja) * | 1986-06-17 | 1987-12-23 | Nissan Motor Co Ltd | 縦形ｍｏｓｆｅｔ |
| JPS63224260A (ja) * | 1987-03-12 | 1988-09-19 | Nippon Denso Co Ltd | 導電変調型ｍｏｓｆｅｔ |
| JPH01220475A (ja) * | 1988-02-29 | 1989-09-04 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型電界効果トランジスタ |
| JP2005501408A (ja) * | 2001-08-23 | 2005-01-13 | ゼネラル セミコンダクター，インク． | トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ |
| JP2024124977A (ja) * | 2023-03-03 | 2024-09-13 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
-
1984
- 1984-07-03 JP JP59138328A patent/JPS6116574A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296474A (ja) * | 1986-06-17 | 1987-12-23 | Nissan Motor Co Ltd | 縦形ｍｏｓｆｅｔ |
| JPS63224260A (ja) * | 1987-03-12 | 1988-09-19 | Nippon Denso Co Ltd | 導電変調型ｍｏｓｆｅｔ |
| JPH01220475A (ja) * | 1988-02-29 | 1989-09-04 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型電界効果トランジスタ |
| JP2005501408A (ja) * | 2001-08-23 | 2005-01-13 | ゼネラル セミコンダクター，インク． | トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ |
| JP4874516B2 (ja) * | 2001-08-23 | 2012-02-15 | ゼネラル セミコンダクター，インク． | トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ |
| JP2024124977A (ja) * | 2023-03-03 | 2024-09-13 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3156300B2 (ja) | 縦型半導体装置 | |
| EP0336393B1 (en) | Semiconductor device having a structure which makes parasitic transistors hard to operate and method of manufacture thereof | |
| JPH06334189A (ja) | 電力ｍｏｓ装置用集積構造電流感知抵抗 | |
| JPH02143566A (ja) | 二重拡散形絶縁ゲート電界効果トランジスタ | |
| JPS6116574A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3113426B2 (ja) | 絶縁ゲート半導体装置及びその製造方法 | |
| JPH0752770B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPS6149474A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0436584B2 (ja) | ||
| JPS6211017Y2 (ja) | ||
| JP3192857B2 (ja) | 縦型ｍｏｓ半導体装置及びその製造方法 | |
| JP2513640B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JP3105237B2 (ja) | Ｄｍｏｓ型半導体装置の製造方法 | |
| JPS6298663A (ja) | 半導体集積回路装置 | |
| JP3210146B2 (ja) | 半導体装置 | |
| JPS62229977A (ja) | 導電変調型ｍｏｓｆｅｔの製造方法 | |
| JPS60175457A (ja) | 電界効果トランジスタの製造方法 | |
| JPS59214263A (ja) | 二重拡散形絶縁ゲ−ト電界効果トランジスタ | |
| JPS62137870A (ja) | Ｍｉｓトランジスタの製造方法 | |
| JP2937016B2 (ja) | 伝導度変調型電界効果トランジスタ | |
| JPH02296342A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH0582786A (ja) | Ｍｏｓ型トランジスタ | |
| JPS59181669A (ja) | Ｍｏｓ型半導体装置 | |
| JP2718911B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPH01134974A (ja) | 縦型ｍｏｓｆｅｔ |