JPH0436609B2

JPH0436609B2 -

Info

Publication number: JPH0436609B2
Application number: JP61217515A
Authority: JP
Inventors: Akira Yamaguchi; Toshimasa Kawai
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1986-09-16
Filing date: 1986-09-16
Publication date: 1992-06-16
Also published as: JPS6373718A; US4803461A; KR900007378B1; KR880004650A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、１つのＤ／Ａコンバータ回路を時
系列的に異なる２つの回路系で共用することによ
り、２つの回路系のアナログ信号源として用いる
のに好適なＲ−2R型Ｄ／Ａコンバータ回路に関
する。

（従来の技術）一般に、ｎビツト構成のＲ−2R型Ｄ／Ａコン
バータ回路は、第５図に示すように構成されてい
る。第５図において、デイジタル信号D₀〜D_o-1
が供給されるデイジタル入力端子１１₁〜１１_o-1
にはそれぞれ、抵抗２R₀〜２R_o-1の一端が接続
される。これらの抵抗２R₀〜２R_o-1の隣接する
各地端間にはそれぞれ、抵抗R₀〜R_o-2が接続さ
れる。また、上記抵抗２R₀とR₀との接続点と接
地点間には抵抗２Ｒが接続される。そして、上記
デイジタル信号D₀〜D_o-1の各レベルに基づいて
各ビツト毎に重み付された信号が、上記抵抗２
R_o-1とR_o-2との接続点からアナログ信号Aoutと
して出力される。なお、上記抵抗２Ｒおよび２
R₀〜２R_o-1の各抵抗値はそれぞれ、上記抵抗R₀
〜R_o-2の各抵抗値の２倍に設定されている。

ところで、上記のようなＤ／Ａコンバータ回路
の出力を２系統の時系列的に異なつたアナログ回
路系へ供給して使用する場合には、第６図に示す
ように構成している。すなわち、Ｄ／Ａコンバー
タ回路１２の出力端に第１、第２のスイツチ（ア
ナログスイツチ等）１３₁，１３₂の一端を接続
し、これらのスイツチ１３₁，１３₂の他端にそれ
ぞれ第１、第２のアナログ回路系１４₁，１４₂の
入力端を接続する。そして、上記各スイツチ１３
_１，１３₂を各アナログ回路１４₂，１４₂の時系列
に従つた信号φ₁，φ₂で選択的にオン／オフ制御
することにより、１つのＤ／Ａコンバータ回路１
２のデイジタル／アナログ変換出力を２つのアナ
ログ回路系１４₁，１４₂に選択的に供給する。上
記スイツチ１３₁，１３₂を用いるのは、例えばア
ナログ回路系１４₁の入力インピーダンスがＤ／
Ａコンバータ回路１２の出力インピーダンスと比
較して高く、アナログ回路系１４₂の入力インピ
ーダンスが低い場合、両方のアナログ回路系１４
_１，１４₂の各入力端にＤ／Ａコンバータ回路１２
の出力端を直接接続すると、Ｄ／Ａコンバータ回
路１２の出力Aoutはアナログ回路系１４₂によつ
て影響を受け、アナログ回路系１４₁に所望する
アナログ信号が入力されないためである。このよ
うな不具合を防止するためにスイツチ１３₁，１
３₂を設けてアナログ回路系１４₁，１４₂の各入
力端を分離している。

しかし、上記のようにアナログ信号ライン上に
スイツチ１３₁，１３₂を設けると、アナログ信号
Aoutのレベルがデイジタル入力に応じて変化す
るため、上記スイツチ１３₁，１３₂をＰチヤネル
型のMOSトランジスタとＮチヤネル型のMOSト
ランジスタとを並列接続したトランスフアゲート
で構成した場合、各MOSトランジスタのインピ
ーダンスがバツクゲートバイアス効果によつて変
動し、Ｄ／Ａコンバータ回路１２から出力される
アナログ信号Aoutに影響を与える。このため、
各アナログ回路系１４₁，１４₂の回路特性に悪影
響（信号の歪みや時定数の変動等）を及ぼす。ま
た、マルチプレクサを用いてアナログ回路系を選
択する場合にもアナログ信号ライン上にスイツチ
が介在されることになり、このスイツチは一般に
能動素子で形成されるため、スイツチに入力され
る電圧値に応じて入力インピーダンスが非線形的
に変化するので、上述した信号の歪みや時定数の
変動等問題が生ずる。

（発明が解決しようとする問題点）上述したように、従来のＲ−2R型Ｄ／Ａコン
バータ回路は、Ｄ／Ａコンバータ回路の出力を２
系統の時系列的に異なつたアナログ回路系へ供給
しようとすると、アナログ信号ライン上にスイツ
チを設ける必要があるため、このスイツチがアナ
ログ信号に影響を与える欠点があつた。

この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、アナログ信
号に影響を与えることなく２系統の時系列的に異
なつたアナログ回路系へデイジタル／アナログ変
換出力を供給できるＲ−2R型Ｄ／Ａコンバータ
回路を提供することである。

［発明の構成］（問題点を解決するための手段）この発明においては、上記の目的を達成するた
めに、ラダー抵抗網の両端と接地点間にそれぞれ
抵抗とスイツチから成る第１、第２の直列回路を
設け、上記両端に設けたスイツチを選択的にオ
ン／オフ制御することによりＲ−2R型Ｄ／Ａコ
ンバータ回路を双方向の出力が可能となるように
構成している。

（作用）上記のような構成において、Ｒ−２型Ｄ／Ａコ
ンバータ回路の両端にそれぞれ第１、第２のアナ
ログ回路系を接続し、上記第１、第２の直列回路
のスイツチを選択的にオン／オフ制御して出力方
向を選択することにより、デイジタル／アナログ
変換出力を２つのアナログ回路系に選択的に供給
する。このように構成することにより、上記第
１、第２の直列回路のスイツチはアナログ信号ラ
イン上に存在しないので、アナログ信号に影響を
与えることなく２系統の時系列的に異なつたアナ
ログ回路系へ選択的にデイジタル／アナログ変換
出力を供給できる。

（実施例）以下、この発明の一実施例について図面を参照
して説明する。第１図において、前記第３図と同
一構成部には同じ符号を付しており、抵抗２R₀
〜２R_o-2と抵抗R₀〜R_o-2から成るラダー抵抗網
１５には、デイジタル信号D₀〜D_o-1がが供給さ
れる。このデイジタル信号は、ハイレベルが電源
電位、ローレベルが接地電位とされている。上記
ラダー抵抗網１５の抵抗R₀と２R₀との接続点と
接地点間には抵抗２Ｒとスイツチ１６₁とから成
る第１の直列回路１７₁が、および抵抗R_o-2と２
R_o-1との接続点と接地点間には抵抗２R′とスイ
ツチ１６₂とから成る第２の直列回路１７₂がそれ
ぞれ接続される。そして、上記スイツチ１６₁，
１６₂はそれぞれ、信号φ₁，φ₂によつてオン／オ
フ制御される。このスイツチ１６₁，１６₂のオ
ン／オフ状態に応じてこの回路の出力方向が設定
され、デイジタル／アナログ変換出力Aout１あ
るいはAout２が選択的にアナログ回路系１４₁あ
るいは１４₂へ供給される。

今、上記信号φ₁が“Ｈ”レベル、上記信号φ₂
が“Ｌ”レベルでスイツチ１６₁がオン状態、ス
イツチ１６₂がオフ状態であるとすると、アナロ
グ回路系１４₁が選択されてデイジタル信号D₀〜
D_o-1のデイジタル／アナログ変換出力Aout１が
アナログ回路系１４₁に供給される。この時、デ
イジタル信号D₀〜D_o-1はD_o-1がMSB（最上位ビ
ツト）である。また、スイツチ１６₂のオフ状態
により抵抗２Ｒはデイジタル／アナログ変換に何
等影響を与えない。一方、上記信号φ₂が“Ｈ”
レベル、上記信号φ₁が“Ｌ”レベルでスイツチ
１６₂がオン状態、スイツチ１６₁がオフ状態であ
ると、アナログ回路系１４₂が選択されてアナロ
グ信号Aout２がアナログ回路１４₂に供給され
る。この時、デイジタル信号D₀〜D_o-1はD₀が
MSB（最上位ビツト）である。また、スイツチ１
６₁はオフ状態であるので抵抗２Ｒはデイジタ
ル／アナログ変換に何等影響を与えない。

このような構成によれば、前記スイツチ１６₁，
１６₂はアナログ信号ライン上に存在しないので、
アナログ信号Aout１あるいはAout２のレベルが
変化してもバツクゲートバイアス効果によりイン
ピーダンスが変動することはない。従つて、スイ
ツチのインピーダンスが変化することによりアナ
ログ回路系１４₁，１４₂へ供給されるアナログ信
号が歪んだり時定数が変動したりすることはな
い。

なお、上記実施例では、スイツチ１６₁，１６₂
を抵抗２Ｒ，２R′と接地点間に設けたが、抵抗
２Ｒ，２R′とアナログ回路系１４，１４₂間にそ
れぞれ接続しても良い。この場合には、スイツチ
１６₁，１６₂にMOSトランジスタを用いるとバ
ツクゲートバイアス効果によりスイツチのインピ
ーダンスが大きくなるが、電源電圧が充分に高い
場合には特に問題はない。

第２図は、この発明の他の実施例を示すもの
で、前記第１図に示したような回路構成では、一
方のアナログ回路系にデイジタル／アナログ変換
出力を供給する際に、他方（非選択側）のアナロ
グ回路系にも不要なアナログ信号が供給される。
そこで、これを低減するとともにデイジタル入力
を二つの回路系から選択的に供給できるようにし
たものである。第２図において前記第１図に対応
する部分には同じ符号を付しており、抵抗１８₁
〜１８₈が上記非選択側からの不要なアナログ信
号を低減するための冗長ビツトとなつている。上
記抵抗１８₁，１８₂および１８₅，１８₆の各抵抗
値は、前記抵抗R₀〜R_o-2と同じに設定しており、
上記抵抗１８₃，１８₄および１８₇，１８₈の各抵
抗値は、前記抵抗２Ｒ，２R′および２R₀〜２
R_o-1と同じに設定している。上記抵抗１８₃およ
び１８₄の一端には、スイツチ１９，２０の可動
接点１９ａ，２０ａがそれぞれ接続される。これ
らスイツチ１９，２０の固定接点１９ｂ，２０ｂ
は接地点に接続され、固定接点１９ｃ，２０ｃは
データバス２５に接続される。また、上記ラダー
抵抗網１５の抵抗２R₀，２R_o-1の一端には、ス
イツチ２１，２２の可動接点２１ａ，２２ａがそ
れぞれ接続され、これらのスイツチ２１，２２の
固定接点２１ｂ，２２ｂはデータバス２６に接続
され、固定接点２１ｃ，２２ｃは上記データバス
２５に接続される。さらに、上記抵抗１８₇およ
び１８₈の一端には、スイツチ２３，２４の可動
接点２３ａ，２４ａがそれぞれ接続される。これ
らスイツチ２３，２４の固定接点２３ｂ，２４ｂ
は上記データバス２６に接続され、固定接点２３
ｃ，２４ｃは接地点に接続される。

次に、上記のような構成において動作を説明す
る。信号φ₁が“Ｈ”レベル、φ₂が“Ｌ”レベル
でスイツチ１６₁がオン状態、スイツチ１６₂がオ
フ状態となつたとすると、スイツチ１９〜２４の
可動接点１９ａ〜２４ａはそれぞれ、固定接点１
９ｂ〜２４ｂ側に接続される。従つて、バスライ
ン２６上に供給されたデイジタルデータのデイジ
タル／アナログ変換が行われ、アナログ回路系１
４₁にアナログ信号Aout１が供給される。この
際、デイジタルデータのうち、スイツチ２４に供
給されるデータがMSBである。また、抵抗１８
_３，１８₄の一端は、スイツチ１９，２０を介して
接地されているので、非選択側に出力される不要
なアナログ信号は、上記抵抗１８₁〜１８₄によつ
て抵抗分割され、アナログ回路系１４₂へ供給さ
れる不要なアナログ信号のレベルが低減される。
一方、信号φ₂が“Ｈ”レベル、φ₁が“Ｌ”レベ
ルでスイツチ１６₂がオン状態、スイツチ１６₁が
オフ状態となつたとすると、スイツチ１９〜２４
の可動接点１９ａ〜２４ａはそれぞれ、固定接点
１９ｃ〜２４ｃ側に接続される。これによつて、
バスライン２５上に供給されたデイジタルデータ
のデイジタル／アナログ変換が行われ、アナログ
回路系１４₂にアナログ信号Aout２が供給され
る。この際、デイジタルデータのうち、スイツチ
１９に供給されるデータがMSBである。また、
抵抗１８₇，１８₈の一端は、スイツチ２３，２４
を介して接地されているので、非選択側に出力さ
れる不要なアナログ信号は、上記抵抗１８₅〜１
８₈によつて抵抗分割され、アナログ回路系１４₁
へ供給される不要なアナログ信号のレベルが低減
される。

このような構成によれば、一方のアナログ回路
系にデイジタル／アナログ変換出力を供給する際
に、他方（非選択側）のアナログ回路系に供給さ
れる不要なアナログ信号を低減でき、且つデイジ
タル入力を二つの回路系からデータバス２５，２
６をそれぞれ介して選択的に供給できる。

なお、上記実施例では、抵抗１８₁〜１８₈から
成る４ビツト分の冗長ビツトを設けたが、このビ
ツト数に限られるものではなく、必要に応じて適
宜設定すれば良い。上記冗長ピツトは多いほど効
果が大きいが、回路設計時の総合特性（歪み、分
解能等）を考慮して決定すべきである。

第３図は、さらにこの発明の他の実施例示すも
ので、前記第１図および第２図に示したＤ／Ａコ
ンバータ回路を使用してADM（Adaptive Deita
Modulation）を用いた音声合成器を構成したも
のである。第３図において、２７は例えば音声信
号が入力されるマイク等から成るアナログ信号源
で、このアナログ信号源２７から出力されたアナ
ログ信号は増幅器２８に供給されて増幅される。
この増幅器２８の出力端には抵抗２９の一端が接
続され、この抵抗２９の他端には前記第１図ある
いは第２図に示したＤ／Ａコンバータ３０の一方
の出力端が接続されるとともに、コンパレータ３
１の反転入力端（−）が接続される。上記抵抗２
９の抵抗値は、上記Ｄ／Ａコンバータ３０の一方
の出力端側から内部を見た時のインピーダンスと
等価に設定されており、Ｄ／Ａコンバータ３０か
ら出力される予測アナグロ信号と増幅器２８から
出力される入力アナログ信号と引張り合で一意に
決定されるアナログ電圧値が上記コンパレータ３
１の反転入力端（−）に供給される。このコンパ
レータ３１非反転入力端（＋）には、矛め定めら
れた基準電圧Vrefが印加されており、その比較
出力がADM３２に供給される。このADM３２
には初期状態を設定するために初期説定信号SS
が供給されて初期設定される。このADM３２に
よる演算出力（デイジタル信号）は、上記Ｄ／Ａ
コンバータ３０の入力端に供給される。一方、上
記Ｄ／Ａコンパレータ３０の他方の出力端には増
幅器３３の入力端が接続され、この増幅器３３出
力端にはスピード３４が接続されて成る。

次に、上記のような構成において動作を説明す
る。アナログ信号源２７から出力された入力アナ
ログ信号は増幅器２８によつて増幅され、この増
幅された入力アナログ信号がＤ／Ａコンバータ３
０のインピーダンスに相当する抵抗値を有する抵
抗２９を介してコンパレータ３１の反転入力端
（−）に供給される。このコンパレータ３１によ
り上記Ｄ／Ａコンバータ３０から出力された予測
アナログ信号と上記アナログ信号源２７からの入
力アナログ信号との比較が行われる。このコンパ
レータ３０による比較出力は、ADM３２に供給
されて所定の演算が施され、この演算結果が上記
Ｄ／Ａコンバータ３０に供給される。上記増幅器
２８、コンパレータ３１およびＤ／Ａコンバータ
３０の回路基準電圧は同一であり、入力アナログ
信号である増幅器２８の出力と予測アナログ信号
であるＤ／Ａコンバータ３０の出力は、互いに基
準電圧Vrefを中心に反対の電圧が発生するよう
に上記コンパレータ３１の出力に基づいてADM
３２で所定の演算が行われ、上記Ｄ／Ａコンバー
タ３０のデイジタル入力を設定する。従つて、完
璧に予測が行われればノードN₁の電位は基準電
圧Vrefとなり、直流成分のみとなる。しかし、
実際にはＤ／Ａコンバータ３０の分解能や演算精
度等の原因でノードN₁の電位はVrefとはならず、
予測誤差電圧（Vref±ΔV）となる。このため、
ノードルN₁からは予測アナログ信号は得られな
い。そこで、予測アナログ信号を得たい時には、
上記Ｄ／Ａコンバータ３０出力方向を増幅器３３
側に切換え、この増幅器３３を介しててスピーカ
３４から予測アナログ信号（例えば音声合成信
号）を得る。

このような構成によれば、予測したアナログ信
号が得たい場合にＤ／Ａコンバータを２つ用いる
ことなく、且つコンパレータのダイナミツクレン
ジに無関係にアナログ信号の比較を行なうことが
できる。従つて、パターン面積が大きくなつた
り、コンパレータのダイナミツクレンジの関係か
ら入力アナログ信号のレベルが左右され、回路の
Ｓ／Ｎ比や分解等の面で不利となつてりすること
はない。

第４図は、上記第３図の回路の具体的な構成例
を示すもので、前記第３図に対応する部分には同
じ符号を付している。アナログ信号源２７から供
給されるアナログ信号Ainは、抵抗３５を介して
オペアンプ３６の反転入力端（−）に供給され
る。このオペアンプ３６の反転入力端（−）と接
地点間には、抵抗２Ｒとスイツチ１６₁との直列
回路１７₁が接続される。上記オペアンプ３６の
非反転入力端（＋）には基準電圧Vrefが印加さ
れており、その出力端には抵抗２９の一端および
帰還抵抗３７を介して反転入力端（−）が接続さ
れる。上記抵抗２９の他端には、コンパレータ３
１の反転入力（−）が接続されるとともに、抵抗
R₀〜R_o-2および2R₀〜２R_o-2から成るＲ−2R型
のラダー抵抗網の一端が接続される。上記コンパ
レータ３１の非反転入力端（＋）には基準電圧
Vrefが印加され、その比較出力がADM３２に供
給される。このADM３２による演算結果は、ｎ
ビツトのデータバス３８上に出力されるととも
に、RAM３９に供給されて記憶される。上記抵
抗2R₀〜2R_o-1の一端には、スイツチ４０〜４４
の可動接点４０ａ〜４４ａがそれぞれ接続され
る。上記スイツチ４０〜４４の固定接点４０ｂ〜
４４ｂには上記ADM３２に接続されたデータバ
ス３８が接続され、固定接点４０ｃ〜４４ｃには
上記RAM３９のｎビツトのデータバス４５が接
続される。そして、上記抵抗R_o-2と２R_o-1との
接続点と接地点間には、抵抗２R´とスイツチ１６
_２との直列回路１７₂が接続されて成る。なお、上
記抵抗２９，３５，３７および２ＲはＲ−2R型
Ｄ／Ａコンバータ３０の終端抵抗を構成するもの
であり、合成抵抗が上記各抵抗R0〜R_o-2の２倍
に設定されている。

上記のような構成において動作を説明する。前
述したように上記スイツチ１６₁，１６₂は、交互
にオン／オフ状態となるように制御されることに
より、Ｄ／Ａコンバータ３０の出力方向を切換え
るためのもので、今、スイツチ１６₂がオン状態、
スイツチ１６₁がオフ状態で、スイツチ４０〜４
４の可動接点４０ａ〜４４ａが固定接点４０ｂ〜
４４ｂに接続されているものとすると、ADM３
２からデータバス３８を介して供給されたデイジ
タル信号はアナログ信号に変換されてコンパレー
タ３１の反転入力端（−）に供給される。そし
て、このコンパレータ３１によつて、上記入力ア
ナログ信号Ainの増幅信号との比較が行われる。
この比較結果は、ADM３２に供給されて所定の
演算が施され、この演算結果がデータバス３８を
介してＤ／Ａコンバータ３０に供給されるととも
に、RAM３９に供給されて記憶される。一方、
予測したアナログ信号を出力（合成出力）する場
合にはスイツチ１６₁をオン状態、スイツチ１６₂
をオフ状態、且つスイツチ４０〜４４の可動接点
４０ａ〜４４ａを固定接点４０ａ〜４４ｃ側に接
続する。これによつて、Ｄ／Ａコンバータ３０の
出力方向が切換えられ、増幅器３３側から予測ア
ナログ信号が出力される。そして、この予測アナ
ログ信号に基づいてスピーカ３４が駆動されて合
成出力が得られえる。この際、オペアンプ３６の
出力が影響を与えないように、パワーダウン信号
はPDによりオペアンプ３６の出力端をハイイン
ピーダンス状態となるように設計するのが望まし
い。

［発明の効果］以上説明したようにこの発明によれば、アナロ
グ信号に影響を与えることなく２系統の時系列的
に異なつたアナログ回路系へデイジタル／アナロ
グ変換出力を供給できるＲ−２Ｒ型Ｄ／Ａコンバ
ータ回路が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるＲ−2R
型Ｄ／Ａコンバータ回路を示す図、第２図ないし
第４図はそれぞれこの発明の他の実施例について
説明するための回路図、第５図は従来のＲ−Ｒ型
Ｄ／Ａコンバータ回路を示す図、第６図は上記第
５図のＲ−2R型Ｄ／Ａコンバータ回路の出力を
２系統の時系列的に異なつたアナログ回路へ供給
する際の回路構成例を示す図である。１５……ラダー抵抗網、１６_1，１６₂……第
１、第２のスイツチ、１７₁，１７₂……直列回
路、２Ｒ，２R′……第１、第２の抵抗、D₀〜
D_o-1……デイジタル信号、Aout１，Aout２……
アナログ信号。

Claims

【特許請求の範囲】１第１、第２の出力端を有し、ハイレベルが電
源電位、ローレベルが接地電位とされたデイジタ
ル信号が供給されるＲ−2R型のラダー抵抗網と、このラダー抵抗網の前記第１の出力端と接地点
間に設けられ直列接続された第１の抵抗と第１の
スイツチとを有する第１の直列回路と、上記ラダー抵抗網の前記第２の出力端と接地点
間に設けられ直列接続された第２の抵抗と第２の
スイツチとを有する第２の直列回路とを具備し、上記第１、第２のスイツチを選択的に交互にオ
ン／オフ制御することにより、オフ状態のスイツ
チを含む直列回路が接続された上記ラダー抵抗網
の第１、あるいは第２の出力端からアナログ信号
出力を得、上記デイジタル信号は、第１、第２の
出力端のうちアナログ信号が出力される出力端側
が上位桁とされることを特徴とするＲ−2R型
Ｄ／Ａコンバータ回路。２前記ラダー抵抗網は、前記第１のスイツチの
オン状態時に第１の出力端側の電位を抵抗分割し
て減衰する第１の冗長ビツトと、前記第２のスイ
ツチのオン状態時に第２の出力端側の電位を抵抗
分割して減衰する第２の冗長ビツトとを備えるこ
とを特徴とした特許請求の範囲第１項記載のＲ−
2R型Ｄ／Ａコンバータ回路。